Цифроаналоговый преобразователь

, 4 НТ СССР.ИСАНИЕ ИЗОБРЕТЕ 1 г г,;хнолоМайстАЗ тике и ыть исфровой бретеОСУДАРСТВЕН ЫИ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГК АВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ Р 1) 4804678/24(72) В,И,Моисеев, В,Я;Стейскал, В.Яришин и И.С,Левачкова56) Авторское свидетельство СССРЬ 1257847, кл. Н 03 М 1/66, 1984,Авторское свидетельство СССРМ 1248072, кл, Н 03 М 1/66, 1984.(57) Изобретение относится к автомвычислительной технике и может бпользовано для преобразования циинформации в аналоговую, Цель.из ния - повышение точности преобразования. Цифроаналоговый преобразователь содержит вычислительный блок 4, основной преобразователь 14 тока в код, регистр 15, первый регистр 16 последовательного приближения, блок 20 делителей тока, вспомогательный преобразователь 21 кода в ток, второй регистр 22 последовательного приближения, блок 29 сравнения токов, элемент И 30, цифровой коммутатор 31, блок 36 управления, преобразователь 41 тока в напряжение; регистр 42 сдвига, блок 43 постоянной памяти и счетчик 44. Ооложительный эффект достигается за счет введейия блоков 20, 22, 30; 41, 43,44 и изменения алгоритма функционирования преобразова теля в режиме самоповерки. 2 з,п,ф-лы, 6 ил., 1 табл,20 1750060 шестнадЦатый выходами блока, выходы с тым, десятым, двадцатым, двадцать пердевятнадцатого по двадцать шестой второ- вым, одиннадцатым, двенадцатым, семнад-ге регистра являются соответственно давя- цатым и восемнадцатым выходами блока.ЕВеав ееееаваев ееавваееееееееее ееееееееаваевееваввеее Номер Обозначе- Наименование сигнала ПримечаниениеЕева еевееее ееваваееаввеееееавваааееееваваееееееаее5 . 7Чтение из БОП 526 Т Запись в БОП 527 . 7 З Сброс,РГ 499У, , Управление ЦК 50 . Управление АЛУ 48Управление ЦК 47 Вход синхроимпульсаРПП 16Сброс РГ 15Управление ЦК 31 У = 0 - подключение выходаэлемента "И" 30 32 Управление ЦК 31 УО 0 - подключение выходаРГС 42 на входы данныхРПП 16, РПП 22Уи 1 -, загрузка данных отпараллельных и входов 15 гб 26 28 7 О - запрет 7( 11 Управление записью вРГ 49Управление ЦК 31 Уо 0 - подключение двадцатьпервого 35 выхода БУ 36 навходы данных РПП 16 и РПП 22Ъо Управление параллельнопоследовательным . режимом работы РГС 42Вход синхроимпульсйРГС 42Вход синхроимпульса РПП 42Управление коэффициентом деления БДТ 20 Разреаениегзапретпрохождения сигналас выхода ВОТ 29 навход данных РПП 16Сброс СТ 44.Вход синхроимпульсаСТ 44 У0 - коммутация выходовБПП 51У 0 - суммирование входныхданных АЛУ 48Т 0 - коммутация выходовАЛУ 481750060 22 21 Продолжение таблицы 12ю ю щте та щ твще ва а ещвееевтететеаттвщвт еетвщ3 е щ ееа веете ю ды данных РПП 16 и РПП 22 12 ю е ай т щв щв е т в вщ вщщ щв щввю ИМтащет евт 2 Х 3 Хг 2 Й Х 27 Хе 18 Х 1 З Подача сигнала ня вхоГруппа - адресов БПЧ 51и БОП 52 СбросПускВыход РПП 22Выход БСТ 29Выход РПП 16Выход АЛУ Й 8 Х 6 0 - неотрицательныйрезультат1750060 Составитель И. Левачехред М.Моргентал едактор Н. Химчук Т Корректор С. Лисина Подписноета по изобретениям и открытиям при ГКНТ ССТираж Государственного ком 113035, МоскИзобретение отйоСится к вычислитель- управляющему входу арифметико-логиченой и цифровой измерительной технике и ского устройства, второй информационныйможет быть использовано для преобразова- вход которого соединен с выходом цифровония цифровых величин в аналоговые, го коммутатора, управляющий вход котоИзвестенцифроаналоговыйпреобразо рого соединен с шестым выходом блокаватель, содержащий задатчик кодов, блок управления, первыйивторойинформационпитания, генератор, преобразователь ко- ный входы подключены соответственно кдов, сумматор, лока ор, блок деления, блок сравне" выходам блока постоянной памяти и блокания, блок коррекции, входную шину, первую оперативной памяти, седьмой выход блокаи вторую выходные шины,о выходные шины, 10 управления соединен с первым управляюНедостатком данного преобразователя щим входом регистра йоследовательногоявляется сложность схемы и необходимость приближения, восьмой и девятый выходыйспЪл"ьзсгвания внешнего высокоточного блока управления соедйнены соответстаналого-цифрового преобразователя, рабо- венно с первым и вторым управляющимитающего в комплексе с данным цифроана входами блока оперативной памяти, десялоговым прео разователем.реобразователем.тый выход блока управления соединен с адИзвестентакже цифроаналоговый пре- ресными входами блока постоянной иобразователь, содержащий основной, оперативной памяти, одиннадцатый выход.вспомогательный и дополнительный циф- блока управления: соединен с вторыми уп- .роаналоговые преобразователи, первый, 20 равляющими вхоДами регистра последовавторой и третий регистры, вычислительныйтельного приближения и регистра сдвига,блок, аналоговое суммирующее устройство., первый управляющий вход которого соедиблок сравнения, блок управления, вход и нен с третьим вйходом блока управления, .двенадцатый и тринадцатый выходы котовыход устройства.Недостатком данногоцифроаналогово рого соединены соответственно с первым иго преобразователя является незначитель- вторым управляющими входами третьего:ное повышениелинейностиустройства., цифрового коммутатора, первый и второйНаиболее близким по технической сущ- информационные входы которого подклюности к изобретению являетсяцифроанало- - чены соответственно к шинам единичного и.говый преобразователь, содержащий ЗО нулевогопотенциала;третийинформационинформационный вход устройства, первый ный вход подключен к выходу блока сравнецифровой коммутатор, арифметико-логиче- . ния, четвертыйинформационный входское устройство, первь 1 й регистр, второй подключен к второму выходу арифметикоцифровой коммутатор, первый и второй уп- логического устройства, выход третьего циф-равляющие входы устройства, блок управ рового коммутатора соединен с вторымлетия, регистр последовательного управляющим входом регистра и информаприближения, блок постоянной памяти, ционным входом регистра последовательноблок оперативной памяти, второй регистр, го приближения, выход которого соединен стретий цифровой коммутатор, регистр сдви- . информационным входом второго регистра,га, основной цифроаналоговый преобразо управляющий вход которого соединен с втователь, блок сравнения, вспомогательный рым выходом блока управления, выход втоцифроаналоговый преобраз 6 ватель и выходрого регйстра соединен с входом основногоустройства, причем информационный вход цифроаналогового преобразователя, выходустройства соединен с первым информацй- которого соедйнен с выходом устройства ионным входом первого цифрового коммута-. 45 вторым входом блока сравнения, первый .тора, второй информационный вход вход которогоподключен квыходу вспомокоторого соединен с первым выходом ариф- гательного цифроаналогового йреобразоваметико-логического устройства, уйравляю- теля, вход которого соединен с выходомщий вход соедйнен с четвертый вйходом регистра сдвига.блока управления, выход соединен с ин- БО Недостатком данного цифроаналогово- .формационным входом регистра, первый го преобразователя является низкая точ- .управляющий вход которого соединен с ность при функционировании в широкомпервым выходом блока управления, а выход температурном диапазоне. Объясняется этосоединен с первым информацйоннйм вхо- влиянием погрешностей "точных" весовдом риом арйфметико-логическогоустройства и 55 корректиРуемыхразрядовприопределении,информационным входом блока оператиа- кодов реальных весов корректируемыхной памяти, первый и второйуг 1 рэвляющие разрядов. Уменьшить же количество некорвходы устройства соединены соответствен- ректируемых разрядов (чтобы их темперано е первым и вторым входами блока управ- турным дрейфом можно было пренебречь) вления, пятый выход которого подключен к известном устройстве нельзя вследствие17500 б 0 20 30 тельного блока 35 адекватного увеличения количества корректируемых разрядов, соответствующего уменьшения веса младшего корректируемого разряда и возможого нарушения соответствия между выходными сигналами основного и вспомогательного цифроаналоговых преобразователей при самоповерке.Цель изобретения - повышение точности устройства в широком температурном диапазоне. Поставленная цель достигается тем, что в цифроаналоговый преобразователь, содержащий вспомогательный преобразователь кода в ток, вычислительный блок, 15 информационные входы которого являются входной шиной преобразуемого кода, группа управляющих входов подключена к соответствующим выходам группы выходов блока управления, а управляющие входы - с первого по шестой включительно соединены с выходом с первого по шестой блока управления, первый и второй входы которого являются соответственно первой и второй входными шинами управления, а седьмой выход соединен с входом синхронизации первого регистра последовательного приближения, информационный вход которого подключен к выходу цифрового коммутатора, а выходы соединены с соответствующими информационными входами регистра, вход управления которого соединен с восьмым выходом блока управления, а выходы соединены с соответствующими входами основного преобразователя кода в ток, выход которого соединен с первым входом блока сравнения токов и является первой выходной шиной, девятый и десятый выходы блока управления цифрового коммутатора, э одиннадцатый и двенадцатый выходы подключены соответственно к входу записи и входу синхронизации регистра сдвига, дополнительно введены преобразователь тока в напряжение, блок деления токов, элемент И, блок постоянной памяти,счетчик и второй регистр последовательного приближения, информационные выходы которого соединены с соответствующими входами вспомогательного преобразователя кода в ток, информационный вход объе динен с информационным входом первого регистра последовательного приближения, э вход синхронизации и управляющий выход соединены соответственно с тринэдцатым выходом и третьим входом блока управления, четырнадцатый и пятнадцатый выходы которого соединены соответственно с первым и вторым входами управления блока деления токов, информационный вход которого соединен с выходом вспомогательного преобразователя кода в ток, а выход объединен с выходом основного преобразователя кода в ток и соединен с входом преобразователя тока в напряжение, выход которого является второй выходной шиной, второй вход блока сравнения токов соединен с шиной нулевого потенциала, а выход соединен с первым входом элемента И и четвертым входом блока управления, шестнадцатый выход которого соединен с вторым входом элемента И, выход которого подключен к первому информационному входу цифрового коммутатора, второй информационный вход которого соединен с выходом регистра сдвига, информационйые входы которого подключены к соответствующим выходам блока постоянной памяти, входы которого подключены к соответствующим выходам счетчика, входы сброса и синхронизации которого соединены соответственно с семнадцатым и восемнадцатым выходами блока управления, девятнадцатый, двадцатый и двадцать первый, выходы которого соединены соответственно с седьмым управляющим входом вычислительного блока, с третьим управляющим и третьим информационным входами цифрового коммутатора, пятый вход соединен с управляющим выходом первого регистра последовательного приближения, а шестой вход соединен с выходом вычислиВычислительный блок выполнен в виде арифметика-логического устройства, первого и второго цифровых коммутаторов, регистра; блока постоянной памяти и блока оперативной памяти, выходы которого соединены с соответствующими первыми информационными входами первого цифрового коммутатора, первый и второй управляющие входы являются соответственно первым и вторым управляющими входами блока, а адресные входы объединены с соответствующими адресными входами блока постоянной памяти и являются соответствующими входами группы управляющих входов блока, выходы блокапостоянной памяти подключены к соответствующим вторым информационным входам первого цифрового коммутатора, управляющий вход которОго является четвертым управляющим входом блока, а выходы соединены с первыми информационными входами арифметико-логического устройства, управляющий вход и выход которого являются соответственно пятым управляющим входом и выходом блока, вторые информационные входы подключены к соответствующим выходам регистра и обьединены с информационными входамиблока оперативной памяти, а группа выхо- фиг,6 - пример возможной реализации блодов соединена с соответствующими первы- ка делителей тока.ми информационными входами второго Цифроаналоговый преобразователь со.цифрового коммутатора, вторые информа- держит группувходов 1 устройства, перционныевходыиуправляющийвходкоторого 5 вый 2 и второй 3 входы управления являются соответственно информационны- устройства, вычислительный блок (ВБ) 4, упми входами и шестым управляющим вхо- рэвляющие выходы 5 - 11 блока управления, дом блока, а выходы соединены с группу Гадресных выходов 12 блока управ- соответствующими информационными ления, шестой вход 13 блока управления, входами регистра, первый и второй управ основной преобразователь тока в код ляющие входы которого являются соответ- (ОПКТ) 14, регистр (РГ) 15, первый регистр ственно третьим и седьмым управляющими последовательного приближения (РПП) 16, входами блока. седьмой выход 17 блока управления, пятыйБлок управления выполнен в виде по- вход 18 управления.восьмойвыход 19 блока стоянного запоминающего устройства, пер управления, блок делителей тока (БДТ) 20, вого и второго регистров и генератора вспомогательный преобразователь кода в импульсов, вход которого объединен с вхо- ток (ВПКТ) 21, второй регистр последовадом обнуления первого регистра и является тельного приближения (РПП) 22, тринадца.первым входом блока, а первый и второй тыйвыход 23 блокауправления,третийвход выходы соединены с входами синхрониза 24 блока управления, четырнадцатый 25 и ции первого и второго регистров, соответст- пятнадцатый 26 выходы блока управления, венно, информационные входы второго четвертый вход 27 блока управления, шест- регистра соединены с соответствующими надцатый выход 28 блока управления, блок первыми выходами постоянного запомина- сравнения токов (БСТ) 29, элемент И 30, ющего устройства, вторые выходы которого 25 цифровой коммутатор (ЦК) 31, выходы десоединены с соответствующими информа- вятый 32, десятый 33, двадцатый 34 и двадционными входами первого регистра, цать первый 35 блока управления, блок выходы которого подключены к соответст- управления (БУ) 36, выходы одиннадцатый вующим входам группы .адресных входов 37, двенадцатый 38, семнадцатый 39 и вопостоянного запоминающего устройства, 30 семнадцатый 40 блока управления, преобадресные входы с первого по пятый которо-разователь тока в напряжение (ПТН) 41, го являются соответственно аторым, шес- регистр сдвига (РГС) 42, блок постоянной тым, пятым, третьим и четвертым входами памяти (БПП) 43, счетчик (СТ) 44, первый блока, выходы с первого по седьмой второго выход 45 цйфроаналогового преобразоватерегистра являются соответственно первым, 35 ля, второй выход 46 цифроаналогового превторым; третьим, девятнадцатым, четвер- образователя,тым, пятым и шестым выходами блока, вы- Первый 2 и второй 3 управляющие вхоходы с восьмого по двенадцатый являются ды БУ 36 соединены с первым и вторым группой выходов блока, тринадцатый и че- входами устройства соответственно, группа тырнадцатый выходы второго регистра яв К-входов 1 которого соединена с К-разрядляются соответственно седьмым и восьмым ной входнОй шиной ВЬ 4, управляющие вховыходами блока, выходы с пятнадцатого по ды с первого по седьмой и Г-разрядная восемнадцатый являются соответственно с адресная шина которого соединены сооттринадцатого по шестнадцатый выхода- ветственно с выходами 5 - 11 БУ 36 и группой ми блока, выходы с девятнадцатого по 45 Г выходов 12 БУ 36, шестой 13 и пятый 18 двадцать шестой второго регистра являют- входы управления, которого соединены сося соответственно девятым, десятым, двад- ответственно с выходом ВБ 4 и выходом цатым, двадцать первым, одиннадцатым, РПП 16, вход синхронизации которого соедвенадцэтым, семнадцатым и восемнадца- динен с седьмым выходом 17 БУ 36, восьтым выходами. блока 50 мой управляющий выход 19 которогоНа фиг.1 представлена функциональная соединен с входом управления РГ 15, груп- схема цифроаналогового преобразователя; па (и+б) входов которого соединена с групна фиг,2 - структурная схема вычислитель- пой (и+б) выходов РПП 16, а группа (и+б) ного блока; на фиг,3 - .один из возможных выходов РГ 15 соединена с группой (и+о) вариантов реализации блока управления; 55 входов ОПКТ 14, выход которого соединен с на фиг,4 - структурная схема алгоритма ра- выходом БДТ 20, входом ПТН 41, первым боты блока управления в режиме самопо- выходом 45 устройства и первым входом верки; на фиг.5 - структурная схема БСТ 29, второй вход которого соединен с алгоритма работы блока управления в режи- шиной нулевого потенциала, а выход - сме непосредственного преобразования; на первым входом элемента И 30 и четвертым10 БУ 36, а пЬ - разрядная входная шина РГС 15 20 625 30 35 40 мых) разрядов; 50 55 управляющим входом 27 БУ 36, третий управляющий вход 24 которого соединен с выходом РПП 22, а выходы девятый 32, десятый 33, двадцатый 34 и шестнадцатый 28 БУ 36 соединены с входами управления с первого по третий ЦК 31 и вторым входом управления элемента И 30 соответственно,выход последнего соединен с первым входом ЦК 31, третий и второй информационные входы которого соединены с двадцать первым выходом.35 БУ 36 и с выходом РГС 42 соответственно, первый и второй управ.ляющие входы которого соединены с одиннадцатым 37 и двенадцатым 38 выходами 42 соединена с группой пЬ выходов БПП 43, группа адресных Р-входов которого соединена с выходкой р-разрядной шиной СТ 44, первый и второй управляющие входы которого соединены с семнадцатым 39 и восемнадцатым 30 выходами БУ 36 соответственно, тринадцатый управляющий выход 23 которого соединен с входом синхронизации РПП 22, информационный вход которого соединен с информационным входом РПП 16 и с выходом ЦК 31, а группа пЬ вь 1 ходов РПП 22 соединена с пЬ-разрядной входной шикой ВПКТ 21, вьход которого соединен с входом БДТ 20, первый и второй входы управления которого соединены со. ответственно с четырнадцатым 25 и пятнадцатым 26 выходами БУ 36, причем, второй выход 46 устройства соединен с выходом ПТН 41. Основной преобразователь кода в ток должен быть выполнен на основе избыточного измерительного кода (ИИК),Количество адресных входов блока постоянной памяти определяется из условия возможности адресации массива, содержащего (и-в) пЬ-раэрядных кодовых комбинаций:Р = ю 92(п п 1), (1) где гп - количество грубых (корректируей - количество основных (точных и "грубых") разрядов Количество входов устройства К зависитот требуемой разрядности входной измеряемой величины. Количество адресных входов вычислительного блока 1 определяется по числу и+0 адресуемых разрядов и вычисляется по формулег = го 92(п+б), (2) где б - количество дополнительных (некорректируемых) разрядов.Вспомогательный преобразователь код - ток может быть выполнен двоичным. Количество его разрядов зависит от разбиения разрядной сетки АЦП (на корректируемые и некорректируемые разряды) и коэффициентов деления БДТ, Так, например,при наличии в БДТ четырех коэффициентовпередачи даже при увеличении количествакорректируемых разрядов ОПКТ до 14 - 16(всего 22-24) достаточно будет иметь 10-тиразрядный ВПКТ, Это позволит использовать серийно выпускаемые токовые ЦАП,например, К 572 ПА.Блок ВБ 4 содержит группувходов 1,группу Садресных входов 12, группу с первого по седьмой 5 - 11 управляющих входов,второй цифровой коммутатор ЦК 47, арифметико-логическое устройство (АЛУ) 48,регистр (РГ) 49, первый цифровой коммутатор (ЦК) 50, блок постоянной памяти(ВПП)51, блок оперативной памяти (БОП) 52, выход 13,Группавходов 1 вычислительного блока ВБ 4 соединена свторой группой Е входоввторого ЦК 47, группа К выходов которогосоединена с группой К входов РГ 49, группа1 выходов которого соединена с второйгруппой К входов АЛУ 48 й группой 1 входовБОП 52, группа 1 адресныхвходов которогосоединена с группой Гадресных входов 12ВБ 4 и группой 1 адресных входов ВПП 51,группа К выходов которого соединена с второй группой 1 входов первого ЦК 50, перваягруппа 1 входов которого соединена с груп-пой 1 выходов БОП 52, первый и второйвходы управления кбторого соединены спервым 5 и вторым 6 входами управленияВБ 4, входы 7 - 11 управления которого соединены соответственно с первым и вторымвходами управления РГ 49, входом управления первого ЦК 50, входом управления АЛУ48, входом управления второго ЦК 47, первая группа 1 входов которого соединена сгруппой К выходов АЛУ 48, первая группа Квходов которого соединена с группой К выходов первого ЦК 50, а выход АЛУ 48 соединен с выходом 13 ВБ 4.Переход в режим самоповерки происхо 5 дит при подаче импульса отрицательной полярности длительностью г 100 мкс напервый вход 2 БУ 36 (фиг,4),В схеме использованы следующие условные обозначения: 1 - номер поверяемогоразряда; ) - номер разряда, участвующего вкодировании 1-й вспомогательной величины Вы; АОВ - адрес 1-го поверяемогоразряда в БОП 52; АОВ - адрес )-го разряда в БПП 51 при выполнении условия(в+1)(и+б) или в БОП 52 при выполнении условия 1 )в.В начале режиМа самоповерки БУ 36выдает импульс отрицательной полярностинэ семнадцатом выходе 39, в результате чего производится сброс СТ 44, и сигнал низкого уровня на шестом выходе 41, коммутирующий на первую группу входов ЦК 47, . группу выходов АЛУ 48. Номерйоверяемого разрядаустанавливается равным п (т - номер младшего разряда иэ группыповеряемых). Далее, БУ 36 выдает импульсы отрицательной полярности на восьмом выходе 19 и третьем выходе 7. в результате чего производится сброс РГ 15 и РГ 49 соответственно.Сброс РПП 16 и РПП 22 осуществляется следующим образом.БУ 36 выдает серию синхроимпульсов на седьмом выходе 17 до прихода отрицательного сигнала на пятый вход 19 БУ 36 и серию синхроимпульсов на тринадцатом выходе 23 до прихода отрицательноо сигнала на третий вход 24 БУ 36. По переднему фронту сигнала, выдаваемого БУ 36 на восемнадцатом выходе 40 и поступающему на второй вход СТ 44, на группе р выходов СТ 44 устанавливается адрес ячейки БПП 43, в которой находится код 1-й вспомогательной величины Кы и на пв - разрядную входную шину РГС 42 поступает код Кы, Передний фронт сигнала на тринадцатом выходе 23 БУ 36 переводит первый выход РПП 22 в состояйие "Лог,1". Сигйал вьГсбкЪго уровня на одиннадцатом выходе 37 БУ 36 переводит РГС 42 в режим загрузкидаййыхот групйы параллельных пь входов, Далее, БУ 36 выдает отрицательный импульс на двенадцатом вь 1 ходе 38, по переднему фронту которого выполняется сдвиг информации на пь входах РГС 42 и информация с пь входа РГС 42 переписывается на последовательньй выход РГС 42, и отрицательный сигнал на десятом вь 1 ходе 33, по которому последовательный выход РГС 42 коммутируется на второй вход РПП 22. По заднему фронту сигнала на тринадцатом выходе 23 БУ 36 информация с второго входа РПП 22 перепись 1 вается на первый выход РПП 22, а на второй выход пЬ-разрядной шины РПП 22 переписывается уровень "Лог,1", По переднему фронту импульса на двенадцатом выходе 38 БУ 36 информация с и Ь-го входа РГС 42 переписывается на последовательный выход РГС 42, По заднему фронту импульса на тринадцатом выходе 23 БУ 36 информация с второго входа РПП 22 переписывается на второй выход РПП 22, а на третий выход РПП 22 переписывается уровень "Лог,1", Аналогичным образом вся информация с группы параллельных пь входов РГС 42 переписывается в РПП 22, Об окончании опис ы в"аемо"го" йроцесса саидетел ьствует сигнал низкого уровня на третьем входе 24 БУ 36, Таким образом. на пЬ-разрядную входную шину ВПКТ 21 поступает код Кы.Далее, БУ 36 выдает кодовую комбинацию на четырнадцатом 25 и пятнадцатом 26 выходах, задающую коэффициент деления для 5 БДТ 20. Величина коэффициента деленияопределяется значением номера поверяемого разряда . В результате на входе БСТ 29 устанавливается аналоговая величина, соответствующая коду 1-й вспомогательной 10 величины.Далее, БУ 26 выдает сигнал низкогоуровня на девятом выходе 32, коммутирующий выход элемента И 30 на второй вход РПП 16, Номер разряда, участвующего в ко дировании 1-й вспомогательной величины, )устанавливается равным (+1), Передний фронт импульса на седьмом выходе 17 БУ 36 переводит первый выход РПП 16 в состояние "Лог.1", Сигнал низкого уровня на шес тнадцатом выходе 28 БУ 36 обуславливаетподачу уровния "Лог,О" на второй вход РПП 16. Подача О - 1) импульсов отрицательной полярности на первый вход РПП 16 приводит к установлению уровня "Лог.О" на стар- .25 ших 0-1) выходах РПП 16, на 1-м выходе РПП16 устанавливается уровень "Лог,1", Далее, БУ 36 выдает сигнал высокого уровня на шестнадцатом выходе 28, разрешающий прохождение сигнала с выхода БСТ 29 на 30 второй вход РПП 16. По заднему фронтуимпульса на седьмом выходе 17 БУ 36 информация с выхода БСТ 29 переписывается на )-й выход РПП 16, а по переднему фронту Д+1)-й выход РПП 16 устанавлива ется в состояние "Лог.1", Сигнал с выходаБСТ 29 поступает также на. четвертый вход 27 БУ 36, При присутствии сигнала высокого уровня на этом входе на адресной разрядной шине 12 БУ 36 формируется 40 адрес )-го разряда, Пригп О-разрядпринадлежит к группе неточных) БУ 36 выдает сигнал высокого уровня на четвертом выходе 9, коммутирующий группу Е выходов БОП 52 на первую группу к входов АЛУ 48, 45 и импульс отрицательной полярности напервом выходе 5, поступающий на вход чтения БОП 52, Пригп О-й разряд принадлежит к группе "точных" ) БУ 36 выдает сигнал низкого уровня. на четвертом выходе 9, ком митирующий группу К выходов БПП 51 напервую группу М входов АЛУ 48, По приходу отрицательного импульса на пятом выходе 10 БУ 36 происходит суммирование данных, поступающих на первую и вторую 55 (с выходной шины РГ 49) входные К-разрядные шины АЛУ 48, По переднему фронту импульса на девятнадцатом выходе 8 БУ 36 результат суммирования с выходной шины АЛУ 48 переписывается в РГ 49. Далее, номер разряда, участвующего в кодировании1-й вспомогательной величины увеличивает переходит к анализу сигнала на четверся на единицу, т.е. 3 = 1+1, и БУ 36 переходит том входе 27, Дальнейшее кодирование к анализу сигнала на четвертом входе 27 происходит аналогично (элементы 74-92 (элемент 46 структурной схемы алгоритма, структурной схемы, фиг.4), Низкий. уровень фиг,4), Дальнейшее кодирование Аы проис сигнала на пятом входе 18 БУ 36 свидетель- ходит аналогично описанному (элементы ствует о конце цикла второго кодирования, 46-62 структурной схемы алгоритма, фиг,4), по окончании которого РГ 49 хранит эначеПо окончании первого кодирования в РГ 49 ние кода 1-го поверяемого разряда К. Бу 36 находится код Кы. формирует на адресной шине 12 адрес -гоВ начале второго кодирования Ай)уста поверяемого разряда в БОП 52.навливается равным 1. БУ 36 выдает-сигнал При поступлений отрицательного имнизкого уровня на восьмом выходе 19,. в пульса на второй выход 6 БУ 36 код К занорезультате чего производится сброс РГ 15, сится в БОП 52.и сигйал низкого уровня на шестнэдцатом Если выполняется условйе 1- 1, то рабовыходе 28, обслуживающйй подачу сигнала 15 та в режиме самоповерки завершается. Еснизкого уровня на второй вход РПП 16, По- ли1, происходит уменьшение йомера дача О) импульсов отрицательной поляр- поверяемого разряда (1 = 1-1) и БУ 36 пере- ности на первый вход РПП 16 приводит к: ходит к работе по формированию 1-й вспоустановлению уровня "Лог.О" на старших могательной величины Аы и весь процесс О) выходах РПП 16, на)-м выходе устанав повторяется анэлогичйо 6 писанному (элеливается уровень "Лог.1". Далее, БУ 36 вы-. менты 7-99 структурной схемы алгоритма дает ситнал высокого уровня на самоповерки, фиг.4).шестнадцатом выходе 28, которйй разреша-В алгоритме (фиг.5) использованы слеет прохождение сигнала с выхода БСТ 29 на дующие условные обозначемия; ) - номер второй вход РПП 16. БУ 36 анализируетсо разряда, участвующего в кодированйи изстояние сигнала нэ четвертом входе 27, Ес- меряемой величййь 1; АОВ - . адрес )-"го разли на данном входе присутствует сигнал ряда в ЬПП 51 при выполнении условия: вйсокогоуровня и выполняется условие) ч 1, (в+1))(и+о) или в БОП 52 при выполто на адресной шине 12 БУ 36 ФормируетСя нении услдвия;.1)т,адрес )-го разряда, При )гп О-й разряд 30 . В нэчалерэботывданномрежиме БУ 36 принадлежит к груйпе "грубых") ВУ 36 выда- выдает отрицательный импульс на восьмой ет сигнал вйсокогд уровня нэ четвертомвы- выход 19. по которому-выполняется сброс ходе 9, коммутирующйй группу М выходов . РГ 15.Далее, БУ 36 выдаетсериюсинхроим- БОП 52 на первую группу К входов АЛУ 48, пульсов на седьмом"выходе 17 до прихода и отрицательный импульс нэ первом"выходе 35 отрицательного сигнала на пятый вход 18 БУ 5, поступающий на входчтения БОП 52.При 36, что свидетельствует о сбросе РПП 16. ; )гп О-й разряд принадлежит к группе "точ- Сброс РГ 49 производится отрицательным ных") БУ Зб выдает сигнал низкого уровня имйульсом на третьемвйходе 7 БУ 36. Дана четвертом выходе 9, коммутирующий " лее, БУЗбвыдаетположительныйсигнална группу М выходов БПП 51 на первуюгруппу 40 шестом выходе 11, который коммутйрует 1 с входов АЛУ 48, Приподаче положитель- входную шину 1 устройствана входную шиного-импульса на пятый выход 10 БУ 36 нуРГ 49, По переднемуфронтуимпульсана происходит вычитание иэ значения, посту- девятнадцатомвыходе 8 БУ 36 производитпающего на вторую группу К входов АЛУ 48 ся зайись входнойизмеряемой величины в от РГ 49, зйачения, поступающего на пер РГ 49, Сигнал йизкого уровня-нэ шестом вую группу 1 входов АЛУ 48, По переднему выходе 11 БУ 36 коммутирует выходную шйфронту импульоа на девятнадцатом выходену АЛУ 48 нэ входнуюшину РГ 49. Сигнал8 БУ 36 результат вычитания с выходной низкого уровня на двадцатом выходе 34 БУ шийы АЛУ 48 переписывается в РГ 49, Да коммутирует на второй вход РПП 16 лее, БУ 36 переходит к анализу сигнала на 50 двадцать первый выход 35 БУ 36. Номер пятом входе 28. Сигнал высокогоуровня на разряда ) устанавливается равнйм 1, По этом входе свидетельствует о том, что вто- переднему фронту импульса на седьмом рое кодирование Аы не закончено. По за- выходе 17 БУ 36 старший разрядна выходе днему фронту сигнала на седьмом выходе РПП 16 переводится в состояние "Лог,1".17 БУ 36 информация с выхода БСТ 29 55 На адреснойшине 12 БУ 36 формируется переписывается йа )-й выход РПП 16, а по адрес )-го веса в БОП 52 (при )а) или в переднему фронту(1+1)-й выход РПП 16 ус- БПП 51 (при )гп), Пригп БУ 36 на танавливается в состояние "Лог.1", Далее, четвертом выходе 9 выдаетсигнал высокого номер разряда, участвующего в кодирова- уровня, коммутирующий выходную шину нии Аы увеличивается нэ 1, т,е. ) =)+1, и БУЫП Ы на первую входную шину АЛУ 48, и отрицательный импульс на парвомвыходе 5, по которомуинформация сцитыьйется из ячейки с адресом АОЙ на выходную шину БОП 52, При)п БУ 36 на четвертом выходе 5 9 выдает сигнал низкого уровни коммутирующий выходную шину БПП 51 нй первую входную шину АЛУ 48. Далае, выполняется сравнение кодй К, записанного в РГ 49 с КОдьм К. СрйвНВНИЕ ВЫПОлНЛВТСя В ВБ 4 10 путем вычитания из кода К кода веса -го разряда и йнализа знака Е;Я ю1,КсК,1 з)0,К К, 15Для этого БУ 36 подает положительный импульс на вход управления 10 АЛУ 48, по кбтбррму происходит вычитйниб из содер.жимого РГ 40 васа)-го разряда. По йереДнему Фронту импульса на девятнадцатом 20 выходе 8 БУ 36 полученная таким образомразность записьпается в РГ 49. Далее, БУ36 анализируетсостояние шестого входа 13. При положительном сигнале на атомвходе, что соответствует выполнению ус- Ж лоьия К с К производйтся восстановление разности до исходной величины К (К = К+ +К), для чего подается Отрицательный импульс Йй управляющий ьход АЛУ 48, Результат суммирования Формируется в РГ 49 30 пб переднему Фройту импульса на давятнадцатом выходе 8 БУ 36. Нй Второй вход РПП 16 в этом случае БУ 36 пбдйет уровень "Лог.0",При отрицательном сигнале на шестом входе 13 БУ 36, цтб соответствует выполнению условия КК, БУ 36 пбдйет на второйвход РПП 16 уровень "Лог 1"; По зйднему Фронту импульса нй п 6 рьбм ехбд 6 РПП 16 информация с его Второго Входа" переписывается на)-й выход, Далее, БУ 36 переходйтк анализу сигнала на пятом входе 18, При налиции положительйбгб сигнала на атомвходе производится увеличение номера разряда ) на 1 и БУ 36 переходит к следуащему такту преобразования (элемент 17структурной схемы на Фиг,5). ОписаннаяПрбцадура ВЫПОЛНявтСя для ВСЕХ (и+О) рйЗрядОв; СигНВЛ НИЗОО урОВНя Йа Пятой ВХОдв 16 БУ 36 свидетельствует о конце цикла 50цифроаналогового преобразования, В результате, на выходе РПП 16 сформированкод Входной величины К, а на Выходах 46 и 45 устройства присутствуют соответствующие емуаналоговые сигналы Ао и АьПримеры реализации блоков предлага. ембго устройства,Блок упрйвления может быть синтези. рбааН раЗЛИЧНЫМИ МетбдаМИ. НаПрИМВр, ОН может быть выполнен на Оснбьь автомата с памятью или по принципу программного управление,Для формирования управлвощих сигналоь прим 6 н 6 на пбследовательностная схема с использованием ПЗУ.Необходимые дле управления работой ЦАП управляющие и условные сигналы приВедены в таблице.Гаким образом, в предлагаемом устройстве формирование вспомогательного аналогового сиГнала происходит с учетом реальных В 6 сбь ОснббнбГО и вспомбГатель. ного преобразователей код - ток, что позволяет повысить точность цифроаналогового ПРЕОбраЗОВВНИЕ В ШИРОКОМ ТЕМПЕРатУРНЬМ и Вр 6 меннбм диапазонах и применить В ка- частеЕ вспомогательного преобразователя код - ток серийно выпускаемый ЦАП малой разрядности,Формула изобретения 1. Цифроаналоговый преобразователь, СОДЕРжйЩИй аСПОМОГйтЕЛЬНЫй пРЕОбРВЗО- ВйтЕЛЬ Кода В тбК ВЫЧИСЛИТЕЛЬНЫЙ блбК, информационные входы которого являются ВХОДНЬй ШИНай пРЕОбраЗУЕМОГО КОДа, тРуП- па управляющих входов подключена к соьт- ВетстьУЮЩИМ вЫХОДам ГРУПйц ВЫХОдбв блока упрйвления, а управляющие входы спервого по шестой включительно соединены соответственно с выходами с первого по шестой блока управления, первый и второйВоды которого являются соответственнопервой и второй Входными шинами управ. ление, а седьмой вьаод соединен с входом СИНХРбйИЗВЦИИ ПВРЬОГЬ РЕИСТРа пОСЛЕДО- вательного приближения, инфьрмацион" ный Вход котороо подключен к выходу циФрового коммутатора, Выходы соединены с соотьетсвтующими информационными входами регистра, вход управления КбТОРОГО СО 6 ДИН 6 Н С" ВОСЬМЫМ ВЫХОДОМ блока управления, а выходы соединены с СООтаетСтЬУЮЩИМИ ВХОДВМИ ОСНОВНОГО ПРЕ- образбвйтеля кода ь тбк, ВыхОд котороГОсоединен с первым входом блока сравнения ТОКОВ И ЯВЛЯЕТСЯ ПЕРьбй вЫХОДНОй ШИНРй, девятый и десятый выходы блока управления соединены соответственно с первым и вторым вхбдйми управления цифрового КОММутйтбра, а бдИННадцйтый И дванадцатЫй ВЫХОДЫ ПОДКЛЮЧЕНЫ СООтвЕТСТВЕННО К входу записи и входу синхронизации реги стра сдвига, о т л и ч а ю щ и й с я тем, чго, с целью повышения точности преобразования,- в него Введены преобразователь тока в напряжение, блок деления токов, элемент И. блок постоянной памяти, счетчик и втоРбй РВГЙСТР ПОСЛЕДбаатЕЛЬНОГЬ ПриблИжЕ10 20 25 40 50 ния, информационные выходы которого соединены с соответствующими входами вспомогательного преобразователя кода в ток, информационный вход объединен с информационным входом первого регистра последовательного приближения, э вход синхронизации и управляющий выход соединены соответственно с тринадцатым выходом и третьим входом блока управления,четырнадцатый и пятнадцатый выходы которого соединены соответственно с первым и вторым входами управления блока деления токов, информационный вход которого соединен с выходом вспомогательногопреобразователя кода в ток, а выход объединен с выходом основного преобразователя кода в ток и соединен с входом преобразователя тока в напряжение, выход которого является второй выходной шиной, второй вход блока сравнения токов соединен с шиной нулевого потенциала, а выход соединен с первым входом элемента И и четвертым входом блока управления, шестнадцатый выход которого соединен с вторым входом элемента И, выход которого подключен к первому информационному входу цифрового коммутатора, второй информационный вход которого соединен с выходом регистра сдвига, информационные входы которого подключены к соответ ствующим выходам блока постоянной памяти, входы которого подключены к соответствующим выходам счетчика, вход сброса и синхронизации которого соединены соответственно с семнадцатым и восемнадцатым выходами блока управления, девятнадцатый, двадцатый и двадцать первый выходы которого соединены соответственно с седьмым управляющим входом вычислительного блока, с третьим управляющим и третьим информационным входами цифрового коммутатора, пятый вход соединен с управляющим выходом первого регистра последовательного приближения, а шестой вход соединен с входом вычислительного блока,2, Преобразователь по п,1, о т л и ч а ющ и й с я тем, что вычислительный блок выполнен в виде арифметика-логического устройства, первого и второго цифровых коммутаторов, регистра, блока постоянной памяти и блока оперативной памяти, выходы которого соединены с соответствующими первыми информационными входами первого цифрового коммутатора, первый и 55второй управляющие входы являются соответственно первым и вторым управляющими входами блока, а адресные входы объединены с соответствующими адресными входами блока постоянной памяти и являются соответствующими входами группы управляющих входов блока, выходы блока пОстоянной памяти подключены к соответствующим вторым информационным входам первого цифрового коммутатора, управляющий вход которого является четвертым управляющим входОм блока, а выходы соединены с первыми информационными входами арифметико-логического устройства, управляющий вход и выход которого являются соответственно пятым управляющим входом и выходом блока, вторые информационные входы подключены к соответствующим выходам регистра и объединены с информационными входами блока оперативной памяти, а группа выходов соединена с соответствующими первыми информационными входами второго цифрового коммутатора, вторые информационные входы и управляющий вход которого являются соответственно информационными входами и шестым управляющим входом блока, а выходы соединены с соответствующими информационными входами регистра, первый и второй управляющие входы которого являются соответственно третьим и седьмым управляющими входами блока.3. Преобразователь по п.1, о т л и ч а ющ и й с я тем, что блок управления выполнен в виде постоянного запоминающего устройства, первого и второго регистров и генератора импульсов, вход которого объединен с входом обнуления первого регистра и является первым входом блока, а первый и второй выходы соединены с входами синхронизации первого и второго регистров соответственно, информационные входы второго регистра соединены с соответствующими первыми выходами постоянного запоминающего устройства, вторые входы которого соединены с соответствующими информационными входами первого регистра, выходы которого подключены к соответствующим входам группы адресных входов постоянного запоминающего устройства, адресные входы с первого по пятый которого являютСя соответственно вторым, шестым, пятым, третьим и четвертым входами блока, выходы с первого по седьмой второго регистра являются соответственно первым, вторым, третьим, девятнадцатым, четвертым, пятым и шестым выходами блока, выходы с восьмого по двенадцатый являются группой выходов блока, тринадцатый и четырнадцатый выходы второго регистра являются соответственно седьмым и восьмым выходами блока, выходы с пятнадцатого по восемнадцатый являются соответственно с тринадцатого по