Устройство для имитации неисправностей

(56) Авторское свидеУ 1444775, кл. С 06 ческий и Танасейч итут ельство СССР 11/00, 1987.(57) Иэотельнойимитацииустройст ЙСТВО ДЛЯ ИМИТ НЕИСЕЙб ретение относитсяехнике и преднаэнанеисправностей в аах вычислительных вычисли ено н п я ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР экспериментальном исследовании их адежности. Целью изобретения являетсрасширение Функциональных возможнос-.тей устройства за счет имитации отказов и сбоев активных устройств.Устройство для имитации неисправностей включает блок вьщеления и анализа входной информации (БВА), содержащий ОЗУ, шифраторы, триггеры, мультиплексор, блок шинных Формирователей,счетчики, элемент задержки, регистры,блок блокировки процессора состоитиз шифратора, блок имитации неисправности содержит регистр микрокоманды,регистры, мультиплексоры, шифраторы,дешифратор, СИС, АЛУ, триггер, реИзобретение относится к вычислительной технике и предназначено для имитации неисправностей - отказов и сбоев различной продолжительности и 2гистры, счетчик, генератор тактовых импульсов, ОЗУ, блок управления записью, включающий блок шинных формирователей, дешиФратор, регистры, магистральный приемник. БВА осуществляет выделение цикла передачи инфор- мационных слоев процессору, идентификацию источника сообщения, операцию сравнения и контроль количества имитируемых неисправностей, Блок БП вы.полняет Функции блокировки процесса ввода информационного слова в ПР.Блок имитации неисправности имитирует неисправности. Блок управления записью служит для записи информации в ОЗУ, счетчики и управления режимами работы блоков. Устройство выполняет ряд различных команд имитации неисправностей, зависящих от последовательности информационных слов (команд, адресов, данных, векторов прерываний). При этом имитируются Физические неисправности активных устройств ЭВМ, таких как процессор, контроллер диска и т.п. Применение пред.лагаемого устройства в процессе экспериментального исследования надежности устройств ВС позволяет значительно расширить количество имитируемых неисправностей, что дает возможность повысить достоверность оценок надежности этих устройств. 7 ил,.;ратности процессоров, работающихсоставе вычислительных машин (комплексов) в реальном масштабе времи может быть использовано для экспс выходами двенадцатого регистра, выходы группы тринадцатого регистра соединены с входами пятой группы блокасравнения, входы второй группы пятогошифратора соединены с четырнадцатымсемнадцатым выходами четырнадцатогорегистра, восемнадцатый, девятнадцатый н двадцатый выходы которого соединены со счетными входами первого, вторОго и третьего счетчиков соответст-.венно, двадцать первый выход семнадцатого регистра соединен с восьмымвходом первого шифратора, девятый, .вход которого соединен с девятым выходом третьего шифратора, третий входвторого шифратора соединен с двадцатьвторым выходом четырнадцатого регистра, двадцать третий выход которогоявляется выходом устройства, двадцатый вход третьего шифратора соединенс двадцать четвертым выходом четырнадцатого регистра, двадцать пятыйвыход которого соединен с управляющимвходом четвертого мультиплексора, выходы группы которого соединены с информационными входами группы пятнадтого регистра, выходы записи и разрешения соединены с первым и вторым выходами шестого шифратора соответст-,венно, первый вход которого соединенс двадцать шестым выходом четырнадцатого регистра, двадцать седьмой выход которого соединен с вторым входомшестого шифратора, третий вход которого соединен с четвертым выходом генератора тактовых импульсов и с С-входом четвертого триггера, К-вход которога соединен с двадцать восьмым выходом четырнадцатого регистра, шестойвыход четвертого шифратора соединенс входом разрешения второго дешифратора, вход магистрального приемникаявляется входом сброса устройства,выходы группы десятого и пятнадцатогорегистров являются информационнымивыходами группы устройства, выходыгруппы одиннадцатого регистра являются управляющими выходами группыустройства.Фг ППЯ ПдУ ППР 18(1 Я ФЮ а(Ю Х 1ХгХз У 14 в ЬХтХрХ 9 Уу Ж1118Хо ВХа УХбхи68о Уугд 1661766 Ф(Щ Х 1 У 1 Хг Уу Хз1661166 0 ннЗСР и 1,7 Составитель Г.ЛеТехреду Л,Кравчу н орректор Н. Ревская Редактор В.Данко каз 21)5 Тираж 415 НИИПИ Государственного комитета 113035, Москваоизводственно-издательский комбинат "Патент, г родул. Га О 7 КВ Р 5 О ю го Подписио изобретениям и от35, Раушская наб крытиям при ГКНТ ССд. 4/5риментального исследования надежностиотказоустойчивых вычислительных систем,Цель изобретения -. расширение об 5ласти применения за счет имитацииотказов и сбоев активных узлов.На фиг. 1 представлен комплекс дляисследования и имитации отказов и неисправностей активных устройств, наФиг. 2 - схемы блока выделения и анализа входной информации (БВА) и блоа блокировки процессора (БП); наФиг, 3 - схема блока имитации неисавностей (БИН); на фиг. 4 -схемалока управления записью (БУЗ); нафиг. 5 - временная диаграмма работыустройства для имитации неисправностей для случая, когда условия имитации неисправности выцелены; на Фиг,61 го же, для случая, когда условия имитации неисправности не выделены; наФиг. 7 - фрагмент временной диаграммы.Комплекс для исследования и имитации отказов и сбоев активных устройств (фиг. 1) содержит устройство 1для имитации неисправностей, шины инФормационного 2 и управляющего 3 входов, информационного 4 и управляющего 5 выходов, ЭВМ 6 и магистраль 7,Устройство 1 (Фиг. 1) содержитблоки БВА 8, БП 9, БИН 10, БУЗ 11,магистраль 12, шины 13 - 18, магистраль 19, шины 20 и 21,На Фиг. 2 показаны схемы блоков8 и 9, содержащие первый блок 22 памяти (ОЗУ), шифраторы 23,24, триггеры 25 - 27, мультиплексор 28, блок29 шинных Формирователей, счетчики30 - 32, элемент 33 задержки, первый 40и второй регистры 34, шифратор 35,связи 36 - 39,блоков 30-32 и 24, соответственно, с выходами регистра 40(Фиг. 3).На Фиг. 3 представлен блок 10.В него входят регистр 40 микрокоманд (РМК), внешние устройства 4 1-45,подключаемые к блоку 10, регистры46-51, мультиплексоры 52-54, шифраторы 55-57, дешифратор 58, блок 59сравнения, арифметико-логическое устройство (АЛУ) 60, триггер 61, регистры62,63 шинный формирователь 64, счетчик65, генератор 66 тактовых импульсов,й блок 67 памяти (ОЗУ).второ1На фиг. 4 показан блок, включающийдешифратор 68, регистры 69-74, магистральный приемник 75,Магистраль 7 условно разбита на две группы шин " информационные 7 и управляющие 7 (2). Блок 9 выполняет Функции блокировки процесса ввода инФормационного слова в активное устройство (процессор).Блок 8 выполняет следующие Функции:выделение циклов передачи информационных слов активному устройству из общего потока передач по шинам 2 - 5;идентификация источника сообщения (память или внешнее устройство) и определение типа информационного слова, вводимого активным устройством: команда, данные;сравнение вводимых процессором слов с заданными эталонами и выделе ние моментов времени появления определенных слов или их последовательностей (выделение определенных последовательностей информационных слов);контроль количества имитируемых неисправностей (повторений определенных .микропрограмм имитации неисправностей).Блок 10 выполняет Функции имитации неисправностей (последствий неисправностей в виде искажений информационных слов, хранящихся в элементах памяти процессора). Он блокирует выходы источников информации на интерфейсе и выполняет генерацию последовательностей сигналов, необходимых для передачи процессору последовательностей информационных слов (это могут быть команды, адреса, данные), для считывания из процессора информационных слов (при этом устройство 1 выступает в качестве приемника информации), для искажения считанных информационных слов и передачи их процессору.Блок 11 управления записью служит для записи информации в блоки 4,22, 67, 30-32 и управления режимами работы блоков 8-О.Магистраль 12, идущая из блока 11, включает 6 групп шинф12(1) - 16-разрядная информационная группа шин, подключенная к информационным входам блока 22;12(2) - 20-разрядная информационная группа шин, подключенная к адресным входам блока 22 (через мультиплексор 28);13(3) - 32-разрядная информационная группа шин, соединенная с информационными входами блока 67;661766 512(4) - 10-разрядная информационная группа шин, соединенная с адресными входами блока 67 (через мультиплексор 53);12(5) - 16-разрядная информацион 5ная группа шин, подключенная к информационным входам счетчиков 30-32;12(6) - 12(20) - шины управления;12(7) - 12(10) - разрешение блоки 10ровки имитации неисправности от соответствующего иэ счетчиков 30-32;12(11) - 12(13) - запись счетчиков30 - 32 соответственно;12(14) - сигнал "Сброс" Э первоначальной установки;12(15) - сигнал записи блока 22;12(16) - сигнал управления мультиплексором 28;12(17) - сигнал управления мультиплексором 53;12(18) - сигнал записи блока 67.Функциональное назначение составных частей блока 8 следуюцее,Шифратор 23 и триггеры 25 - 27 с 25соответствуюцими связями выполняютвыделение циклов передачи информационных слов процессору, идентификациюисточника сообцения и определение типа информационного слова, ЗОНа вход шифратора 23 поступают следуюцие сигналы:Х - признак адресации процессора;Х - признак источника информации:память Х= внешнее устройство Х =0У 2 ф 353Х - признак команды: устанавливается в 1, если процессорвводит команду;Х-Х - сигналы запрета анализаопределенных информационных слов,соответственно Х - всех Х- ко 41манд, Х 6 - данных от ВУ; Х-Хуправляюцие сигналы с входа 3;Х - сигнал признака адресации(ПРА); 45Х - сигнал подтверждения приема8адреса (П 11 А);Х - сигнал признака внешнего устройства (ПВУ);Хо - сигнал признака приемника 50(ППР);Х - сигнал блокировки сброса выборки (БСВ);Х, - сигнал запроса данных (ЗД);Хсигнал наличия данных (НД)у 55Х 4 - сигнал Сброс (первоначальной установки);Х, - сигнал "Блокировка процессапередачи в процессор установлена"; Х- сигнал "Ввод команды" - означает, что процессор вводит команду;Х 1 - сигнал "Результат анализа" "означает наличие результата анализана совпадение эталонных значений санализируемыми;Х - сигнал 11 условия имитации не 8исправности выделены";Х - работает блок имитации не 19исправностей;Х - сигнал записи в блок 22,Выходы шифратора 23 управляют установкой и сбросом триггеров 25 - 27(У -У), записью и чтением блока 22 -У 7, У , а также участвует в логикеработы шифратора 24 (У 9).Триггер 25 служит для запоминанияцикла адресации, так как любой обменинформацией по интерфейсу начинаетсяциклом адресации, выполненной процессором, всем циклам (в том числе ициклам ввода информационных слов впроцессор) предшествует цикл адресации. Сигнал с выхода 25 триггера поступает на вход Хшифратора 23,Триггер 26 служит для запоминаниятипа устройства - внешнее или память,которое будет выступать в качествеисточника информации для процессора.. Триггер 27 служит для запоминаниявыборки команды процессором (признаккоманды),Сигналы с выходов триггеров 26и 27 поступают на входы блока 23,а также мультиплексора 28, и участвуют в Формировании сигналов чтения блока 22 и адреса, по которому читаетсяинформация.Три входа блока 23 в .Х -Х подклю 4 бчаются к выводу регистра 341 и служатдля управления последовательностьюанализа входных для процессора слов.Управление с помощью этих выходов позволяет анализировать либо все слова,вводимые процессором, либо только слова, считываемые из памяти (слова отВУ не анализируются), либо толькослова иэ памяти, являюциеся командами и т.д. причем последовательностьанализа слов может задаваться совершенно произвольно в блок 22.Блок 22 предназначен для сравне"ния вводимых процессором слов с заданными эталонами, На адресной входблока 22 поступают информационныеслова с информационной группы шин 2,4,чеРез шинный Формирователь и мультиплексор 28 с выходов У и У блока 23сигналы считываются. Результат сравнения фиксируется на регистре 34.Информационные выходы блока 22 разбиты на 3 группы Р 1, Р 2, РЗ.: Р 1 - 6-разрядная группа шин 3 раз 5ряда используются для управления последовательностью анализа входныхслов, и 3 разряда являются признакамиепоследовательности " т.е. используются для выделения определенных последовательностей.Р 2 - 2-разрядная группа шин:1 шина - "Условия имитации неисправности выделены";151 нина - "Снятие блокировки" процесса передачи слова процессору (условия не выделены).РЗ - 8-разрядная группа шин, по, которой в блок 10 передается начальный адрес микропрограммы имитации не"исправности.Мультиплексор 28" служит для организации записи в блоке предварительной установки - адрес поступает на 25вход 12(2) чтения по адресу, поступающему на второй информационный входблока 22. Управляющий вход " 12(16)мультиплексора 28 подключается к регистру 74. 30Регистр 34 служит для Фиксацииданных с выхода Р 1 и Р 2 блока 22,Регистр разбит на две части, которыезаписываются по одному сигналу, а входы сброса - разные, Выход регистра 34,подключенный к входу Х 7. - "Результатсравнения" не имеет соответствующеговыхода на ОЗУ 22, Вход, соответствующий этому выходу, подключен к "+ 1".Элемент 33 задержки слркит для организации записи в регистр 34 инФормации с выхода блока 22,Блок 29 шинных Формирователей включает 4 микросхемы К 589 АП 26 и служитдля согласования сигналов, поступающих с 16 шин адреса (данных на входмультиплексора 28).Иа каждый из счетчиков 30-32 длятрех различных микропрограмм имитации неисправностей может быть эапи"санс количество повторений. Шифратор24 управляет сбросом регистра 34 втом случае, если количество повторений имитаций неисправностей исчерпано(счетчики 30-32 обнулились) по уп 55равлению от шифратора 40 или 74.На входы шифратора 24 поступаютследующие сигналыфХ" сигнал сброса от шифратора 23; Х -Х -сигналы равенства "0" сч-, -2,чиков 30 - 32 соответственно;Х-Х 7 - сигналы разрешения действия (сброса) регистра 34 от Х-Х+,ХВ - сигнал сброса от регистра 74,Х - сигнал сброса от регистра 40.Выходы У и У шифратора 23 сбра 9сывают соответственно первую и вторую части регистра 34,ШиФратор 35, выполняющий Функциюблокировки процесса передачи в процессор информационного слова и входящий в блок 9, имеет следующие входы:Х - сигнал "Блокировку процессапередачи установить" ("Блокировкапроцессора"); Х - снятие блокировки процессора от РМК 40;Х - снятие блокировки процессаЭпередачи (в случае, если условия имитации неисправности не выделены).На Лиг. 3 показаны составные части блока 10. Группа из ОЗУ 67, регистров 40, 46-51, 62, 63 шифраторов 55- 57, дешийратора 58, схемы 59 искажения и сравнения, мультиплексоров 52- 54, АЛУ 60, триггера 61, генератора 66 тактовых импульсов представляет собой микропрограммный автомат, выполняющий Функции условной и безусловной генерации сигналов через шины 2 - 5 для записи и считывания элементов памяти процессора, выполнения анализа считанных слов - кодов из РОН, СК, ССП, УС,.выполнения анализа состояния внутренних элементов памяти и условных переходов в зависимости от состояния отдельных битов и их совокупйостей в анализируемых словах.Адрес для ОЗУ 67 может быть сформирован семью различными способами и зафиксирован на СЧ 65;Записываться с выхода ОЗУ 22- РЗ через М 52. Таким образом, устанавливается первоначальный адрес микропрограммы имитации неисправности.Увеличиваться на "+1", что соответствует безусловному переходу и управляется сигналом Х с выхода РМК 10Увеличиваться на ."+1" в зависимости от состояния шин 2 - 5, выделяемого блоком 59 (сигнал Х на Ш 55) управляется сигналом Хс выхода РМК 40.Изменяться на "1" в старшем (10-м) разряде, в зависимости от состояниятриггера 61 и блока 59, который управляется с выхода РМК 40;Изменяться на "1" в 9-м разряде, что соответствует условному переходу, в зависимости ет анализа определенных разрядов в кодах, записанных на регистрах 62 и/или 63 с помощью АЛУ 60.Через второй вход М 52 с выхода Р 46 на СЧ 65 в процессе выполнения микропрограммы может быть записан любой адрес. Режимы 1-6 используются в процессе выполнения микропрограммы.В режиме первоначальной установки (записи) ОЗУ 67, через вход 12 (4) М 53, на адресный вход ОЗУ 67 может быть подан любой адрес.Шифратор 55 управляет записью, приращением на "+1", сбросом СЧ 65, записью и считыванием ОЗУ 67, стробированием ДИ 58.20На входы И 55 поступают следующие сигнальцХ -Х 8 - тактовые сигналы;25Х - условия имитации неисправности выделены;Х - сигнал записи ОЗУ 67;Х в , сигнал сброса (первоначальной установки);Х 7 - сигнал сброса (от счетчиков 30-32);Х - сигнал условия с блока. 59;8Х - сигнал сброса (от РМК 40);9Х - безусловньп переход 2-гоотипа;35Х 1 - условный переход 3-го типа;Х - работа РМК 40;Х 1 - запись счетчика;40Выходы шифратора 55 исполняют следующие функции фУ 1 - приращение СЧ 65 на "+1";У - запись СЧ 65;У ) - сброс СЧ 65;45У 4 - сигнал "Выборка кристалла" ОЗУ 67;У - сигнал "Запись/чтение" ОЗУ 67;У - сигнал стробирования дешифра 6тора 58.В ОЗУ 67 записываются микропрограммы имитации неисправностей в процессоре, состоящие из последовательностей м 1 крокоманд.В процессе выполнения микрокоманды микропрограммы одна за другой после 55довательно эанс:ынаются в РМК 40, выходы которого управляют:разрешением выдачи информационного слова из Р 47 на шины 2 - 5;разрешением выдачи данных из регистра 48 на шины 2 - 5;направлением (коммутацией) информации в М 52;записью регистров 63 и 62 соответственно;сбросом СЧ 65;безусловным переходом 2-го типа (Х, ) на Н 55;безусловным переходом 3-го типа (Хи) на 855;работой РМК 40;записью счетчика 65;кодом операции на АЛУ 60;разрешением анализа соответствующего выхода АЛУ 60;приращением на "+1" соответственно СЧ 30 - 32 усбросом. регистра 34 (вход Х 9 И 24) сигналом 39;снятием блокировки процесса передачи в ПР 2 информационного слова (сигнал 20);установкой блокирования источников информации (сигнал 18);блокированиемпроцесса анализа информационных слов блоком 8 (сигнал 17);направлением (коммутацией) информации в М 54;записью и считыванием регистра 51;разрешением работы триггера 61.Регистр 46 служит для записи адресов переходов в микропрограмме (регистр 10-разрядный).Регистр 47 предназначен для записи кодов адресов, команд данных и др. информационных слов, передаваемых по линиям 2 - 5 в процессор.Регистр 48 используется для выдачи на шины 2 - 5 ИУС сигналов управления и реализации, таким образом, различных режимов работы интерфейса.Регистры 49,50 применяются для задания режимов работы блока 59 сравнения посредством задания кодов искажений или номера разрядов, которые будут сравниваться, а также значения сравниваемых разрядов. Логика работы блока 59 представлена таблицей и системой минимизированных переключательных функций (Пф).12 У, =Х, (Х Д+ Х ) - код сравненияУ -Х (Х О+ Х ) + ХХ - код искаженияг Хзг О О О 1 1 1 ) 11 О О 0 0 О1 1 1 0 1 Х Хг О О ) О О 1 О 1 1 О 1 1 1 1 На регистр 51 записываются коды ис" каженных информационных слов, которые затем будут переданы в процессор.На регистры 62 и 63 записываются информационные слова, передаваемые из15 процессора или же считываемые из процессора в ходе имитации неисправности.Дешифратор 58 предназначен для управления записью регистрами 46-50, РМК 40.Мультиплексор 59 искажений используется для внесения 3 типов искажений в информационные слова, считываемые из процессора (или передаваемые ему): константы "0", константы "1", инверсии логического значения разряда. Искаженный таким образом код записывается через М 54 в Р 51.АЛУ 60 применяется для внесения30 других типов искажений в информационные слова, считываемые с процессора в информационные слова, считываемые с процессора (передаваемые ему). Это могут, быть операции сложения, вычитания и т.д. над определенным кодам 35 посредством других логических операций. Искаженный код с выхода АПУ 60 через М 54 поступает в Р 51. Другим назначением АЛУ 60 является организация (совместно с Я 56) условных переходов - в зависимости от результатов операций над операндами Р 62 и Р 63. Четыре информационных разряда с выхода АЛУ 60 поступают на вход Ш 56, и в зависимости от их значений будет сформирован разряд 10 адреса ОЗУ 67.Блок 59 необходим для выполнения операции сравнения кодов на шинах 2 -5 с кодами, заданными на регист 50 рах 49, 50.На триггере 61 Формируется разряд 10 адреса ОЗУ 67, Иифратор 57 служит для задания режима работы ре 55 гистра 51 - записи или считывания.Мультиплексор 53 служит для передачи адреса на вход ОЗУ 67 с выхода СЧ 65 или регистра. Работа устройства 1 включает 2 режима:предварительной установки (записи) в ОЗУ 22 информации для синхронизациии в ОЗУ 61 микропрограмм имитации неисправности;режим выделения условий и имитации неисправностей.В начальный момент времени (после включения питания) в интерфейсе 7 вырабатывается сигнал сброса, который через МП 75 сбрасывает регистры 69-74, устанавливая на их выходах сигналы, равные "0". Выход 12. (14) регистра 74 сбросит (установит) в "0" все подключенные к нему элементы при 12(14)= 0: регистры 46-51, 40, СЧ 65, триггеры 25-27. Регистр 34 сбросится сигналом 12(7)=0. После этого микро-ЭВМ 6 через магистраль 7 выполняет программу предварительной установки ОЗУ 22 и ОЗУ 67, Для этого на регистры 70 и 12 записываются адреса в ОЗУ 22 и 67, на регистры 69 и 79 - данные. В регистр 74 записываются сначала разряды управления мультиплексорами 12 (16) и 12(17), затем управления записью 12 (15) и 12(14) соответственно. Таким образом, в ОЗУ 22 и ОЗУ 67 записывается по одному слову. Для записи нескольких слов (микропрограммы) действия повторяются требуемое количест во раз.В счетчик 30-32 записывается количество повторений для трех микропрограмм, хотя в принципе они могут и не задаваться. После окончания записи информации в ОЗУ 22 и ОЗУ 61 убираются сигналы сброса 12 (7) и 12(14) в Р 74. По соответствующим разрядам записываются "1" и устанавливается сигнал 12 (6) - блокировка процесса передачи информации в процессор, Установка этого сигнала является началом перехода во второй режим работы. Посла установки сигнала 12 (6) разрешается работа шифратора 35, логика которого описывается системой Пф (1).У(=Х аХХУ =Х (1)Сигнал У с выхода шифратора 35 разрешает работу шифратора 23, логика которого описана ПФ (2) 5У=Х Х( Х 8 Х,оУа УФ Уб-ХХ 1Хб Х+Х 9У,=Х Х, Х (2)5=Х Х(б Х 510У,-Х Хз (Х,Х,+Х Х,+Хб Хз)+Х,оУ 8=Х Хз (Х Х.+Х Х+Х Хэ)щРегистр 34 сбрасывается сигналом У с выхода Ш 23 (через шифратор 24) в том случае, если анализ входной информации быпроведен и условия оказались не вццеленными. Работу шифратора Ш 24 описывают ПФ (3)У =Хг Х ХЭХб+Х 4 Х+Х+Х+Х (3) 20У Х , Х Х Х 6 Х 4 ХрХ 8+ХСигналы У, и У сбрасывают регистр 34 по-разному для того, чтобы была возможность выделить определенные последовательности информационных слов, 25 вводимьм процессором. Нижняя часть регистра сбрасывается после ввода в процессор и анализа устройством каждого слова, в верхней сохраняется информация для перехода к анализу следую щего слова в последовательности.Временные диаграммы работы блоков БП 9 и БВА 8 показаны на фиг.5 и фиг6. На фиг. 5 показан случай, когда условия имитации неисправности выделены и производится искажение передаваемого процессору слова, на фиг; 6 - условия имитации неисправности не выделены и производится снятие процесса блокировки процессора. 40На временных диаграммах приняты следующие обозначения:БЛП - блокировка процессора (сиг" нал 13);1 ЦАД - 16 шин 2,4 адреса данных 45Т 25, Т 26, Т 27 - сигналы с выходов триггеров 25-27 соответственно;ПК - признак команды (сигнал Х(б на входе Ш 23);СЧ - сигнал У с вьмода Ш 23 (считывание ОЗУ 22);ЗАП - сигнал записи регистра 34 - с выхода 333;РА - результата анализа (Х навхоце Ш 23);БИН - работает ВИН. 10.После установки сигнала 13 в момент времени Т. процессор выполняет обычный цикл адресации по шинам 2 - 5, Работа блока 10 более подробнопоказана на фиг. 7 и соответствуетпромежутку времени Т 5-Т 8 на фиг.5.Сигнал с шины 15 поступает на входшифратора 55. Логика работы шифратора описывается следующей системойПФ (4)У( =Х, Хо +Х Х ,. Х бУ =Х, Х, Х,+ХУ,=Х 6+Х 7+Хс, (4)У 4 - Х +Х 1Х аУ =ХБУ ХВременная диаГрамма работы блока 1 О приведена на фиг. 7. В моментвремени Т( производится запись РМК40 кодовьи словом (микрокомандой,содержащей разряд безусловного перехода (Х, ) с выхода ОЗУ 67, далеезаписывается Р 47(Т 2) (слово дляпередачи в процессор), Р 49 (ТЗ) иР 50 (Т 4) - для настройки блока 59,в регистр Р 51 - в момент времениТ после окончания записи РИК 40,заносятся коды искаженных информационных слов,Записью и чтением регистра 61управляет шифратор 57, логика работыкоторого представлена ПФ (5)У( =Х(У=ха Х эПрименение предлагаемого устройства позволит существенно расширитьклассы имитируемых неисправностей"активных" модулей вычислительныхсистем за счет анализа команд, состояния элементов памяти в этих модулях и анализа команд, адресов, данньм, векторов прерываний, поступающих на их входы, и имитации неисправностей в зависимости от этой информации и, таким образом, существенно(5) который заключается в формированиисигналов адреса иа (ЪЯ а также сигналов ПВУ, ППР, БСВ, ПРА. Сигнал ППАформируется источником информации.Триггеры 25 - .27 устанавливаются всоответствии с логикой работы шифра"тора 23. Анализ передаваемого процессору слова происходит в момент времени Т 4 - после того, как источник.выставит сигнал 1111 появление которого приведет к считыванию ОЗУ 22 и записи содержимого ОЗУ 22 на регистр 34.Если в считанном с ОЗУ 22 слове установлен в "1" разряд, подключенный кшине 15, то включается в работублок 10.увеличить глубину и детализацию проводимых с помощью устройстля экспериментальных исследований надежности ВС.5Формула изобретения Устройство для имитации неисправностей, содержащее генератор тактовых 10 ипульсов, первый и второй блоки памяти, три счетчика, три регистра, два бдока шинных формирователей, элементзадержки, первый шифратор, арифметическо-логическое устройство, четыре триггера и первый дешифратор, первый выход которого соединен с входом записи первого регистра, информационные входы группы которого соединены с выходами группы первого блока шинНых формирователей, входы группы которого являются информационными Входами группы устройства, адресные входы группы первого дешифратора являются адресными входами группы устрой- д ства, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет имитации не- исправностей активных узлов, в него фведены второй дешифратор, блок срав- З 0 йения, четыре мультиплексора, счетчик, Ьесть шифраторов, четырнадцать регистров и магистральный приемник, выход Которого соединен с входом сброса пер" Вого - шестого регистров, второй и35 третий выходы первого дешифратора соединены с входом записи и тактовым входом соответственно второго регистра, выходы группы которого соединены с информационными входами первой груп пы первого мультиплексора, выходы группы которого соединены с адресными входами группы первого блока памяти, информационные входы группы которого соединены, с выходами первого регистра,45 четвертый и пятый выходы первого дешифратора соединены с входом записи и тактовым входом соответственно третьего регистра, выходы группы которого соединены с информационными входами50группы второго блока памяти, вход записи первого счетчика соединен с первым выходом шестого регистра, вход записи и тактовый вход которого соединены с шестым и седьмым входами первого дешифратора, восьмой выход кото 55 рого соединен с входом записи четвертого регистра, выходы группы которого соединены с информационными входами первой группы второго мультиплексора, выходы которого соединены с адресным входом второго блока памяти, девятый выход первого дешифратора соединен с входом записи пятого регистра, выходы группы которого соединены с информационными входами группы первого, второго и третьего счетчиков, выходы которых соединены с первым, вторым и третьим входами соответственно первого шифратора, четвертый, пятый, шестой и седьмой входы которого соединены с вторым, третьим, четвертым и пятым выходами соответственно шестого регистра, шестой выход которого соединен с первым входом второго шифратора, первый выход является первым выходом устройства, информационные входы группы второго-шестого регистров соединены с выходами группы первого шинного формирователя, седьмой выход шестого регистра соединен с входом записи второго счетчика, .вход записи третьего счетчика соединен с восьмым выходом шестого регист,ра, первый и второй выходЫ третьего шифратора соединены с Я- и К-входами соответственно первого триггера, выход которого соединен с первым входом третьего шифратора, второй вход которого соединен с выходом второго триггера, Я- и К-входы которого соединены с третьим и четвертым выходами соответственно третьего шифратора, третий вход которого соединен с выходом тре" тьего триггера, Б- и К-входы которого соединены с пятым и шестым выходами соответственно третьего шифратора, четвертью, пятый и шестой входы которого соединены с выходами первой группы седьмого регистра, вход записи которого соединен с выходом элемента задержки и с входом записи восьмого регистра, тактовый вход которого соединен с первым выходом первого шифратора, второй выход которого соединен с тактовым входом седьмого регистра, информационные входы группы которого соединены с выходами первой группы первого блока памяти, вход выбора которого соединен с седьмым выходом третьего шифратора, седьмой - тринадцатый входы которого являются входом управления устройства и входами груп" пы второго шинного формирователя, а четырнадцатый вход соединен с девятым выходом шестого регистра, второй выход второго шифратора соединен спятнадцатым входом третьего шифратора, шестнадцатый вход которого является входом ввода команды устройства, а семнадцатый вход соединен с первым выходом восьмого регистра, второй вы" ход которого соединен с вторым входом второго шифратора, третий выход восьмого регистра соединен с восемнадцатым входом третьего шифратора, девятнадцатый вход которого соединен с десятым выходом шестого регистра, одиннадцатьп выход которого соединен с управляющим входом первого мультиплексора, информационные входы вто- . рой группы которого соединены с выхоЭ дами второй группы седьмого регистра, с выходами второго и третьего триггеров, с выходами группы второго шинного формирователя, восьмой выход третьего шифратора соединен с входом элемента задержки и с входом чтения- записи первого блока памяти, информационные входы группы восьмого регистра соединены с выходами второй груп пы первого блока памяти, выходы третьей группы которого соединены с информационными входами первой группы третьего мультиплексора, информационные входы второй группы которого сое- ЗО динены с вь 1 ходами группы девятого ре-, гистра, информационные входы группы которого соединены с выходами первой группы второго блока памяти и с .информационными входами группы десято 35 го - четырнадцатого регистров, выходы второй группы второго блока памяти соединены с информационными входами группы второго дешифратора, первый - пятый выходы которого соединены с 4 О входом записи девятого-тринадцатого регистров, а шестой выход соединен с входом записи четырнадцатого регистра, первый выход которого соединен с входом разрешения одиннадцатого 45 регистра, второй выход соединен с входом разрешения десятого регистра, третий выход четырнадцатого регистра соединен с управляющим входом третьего мультиплексора, выходы группы которого соединены с информационными входами группы четвертого счетчика, счетный вход которого соединен с первым выходом четвертого шифратора, второй выход которого соединен с входом записи четвертого счетчика, вход сброса которого соединен с третьим выходом четвертого шифратора, четвертый выход которого соединен с входом выбора второго блока памяти, входзаписи-чтения которого соединен с пятым выходом четвертого шифратора,первьо, второй и третий входы которого соединены с первым, вторым итретьим выходами соответственно генератора тактовых импульсов, четвертыйвход четвертого шифратора соединен стретьим выходом восьмого регистра,пятьп вход соединен с двенадцатымвыходом шестого регистра, тринадцатый выход которого соединен с управляющим входом второго мультиплексора,информационные входы второй группыкоторого соединены с выходами группычетвертого счетчика, с выходом четвертого триггера и с выходом пятогошифратора, входы первой группы которого соединены с выходами первойгруппы арифметическо-логического устройства, выходы второй группы которого соединены с информационными входами первой группы четвертого мультиплексора, информационные входы второйгруппы которого соединены с выходамигруппы блока сравнения, выход которо-.го соединен с Э-входом четвертоготриггера и с шестым входом четвертогошифратора, седьмой вход которого соединен с восьмым входом шестого реги=стра и с входами сброса девятого -шестнадцатого регистров, четвертый ипятый выходы четырнадцатого регистрасоединены с входами записи шестнадца"того и семнадцатого регистров соответственно, информационные входы группы которых являются информационным;входом группы устройства, первый выход первого шифратора соединен с восьмьм входом четвертого шифратора, девятый - тринадцатый входы которогосоединены с шестым - десятым выходамичетырнадцатого регистра, одиннадца-тый - тринадцатый выходы которого соединены с входами команд группы арифметическо-логического устройства,информационные входы первой группыкоторого соединены с выходами группышестнадцатого регистра, а информационные входы второй группы соединеныс выходами группы семнадцатого регистра и с входами первой группы блокасравнения, входы второй группы которого являются входами управлениягруппы устройства, информационные входы группы которого являются входамитретьей группы блока сравнения, входычетвертой группы которого соединены