Адаптивное вычислительное устройство

(57) Изобрете ствам для обр изобретения я дительности в устровыпслнеэлемент6, -6,иствонныеов И о1969. руироваерев. с 203-218. ельст 11/00 Конст грамм икропатор стор 1964 импул тся дляользую входногое блоки 3 ьство СССР 7/00, 1976,правлени 8. Блокния пром ввиисле под бло 54) 1,СТРОИСТ н с ий. нс СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОСУДАРСТЯЕННЫЙ КОМИТЕТ СССРс 10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свид11 с 363091, кл, С 06Леннартц Г., Таэгерние схем на транзинем. М,.",Энергия,Авторское свидетВ 528564, кл. С 06 ИВНОЕ ВЫЧИСЛИТЕЛЬНО ние относится к устройаботки данных. Целью вляется повышение произустройства, Для этого введены коммутаторы, з элементов И 4 с -4 н,-5 с 1 и элементов ИЛИпамяти данных, блок 8 ного управления и генеьсов. Коммутаторы испередачи информации егистра 2 в операционвыходной регистр 7 ем сигналов с выхода9 используется для ежуточных данных в проУ - Х 1 СД -Х 2 Сдвиг право У-Х 2 СД -Х 1 00010 У-ГХ 1 Инверсия Х 1 00011 УГХ 1 Инверсия Х 2 1 0 О О О Условный переход по значениюХ 1 Выполняется приХ 1) 0 Х 1 0 10001 10010 10011 10100 Арифметическоесложение с пере-.носом в младшиеразряды Х 1)0 Х 1 (О Х 1"- 0 При ПВ=011 пересылкиОЗУ-ОЗУ реализуютсякак А+1 А, где А)исполнительный адрес При выполнении условияс информационного выхода33 выдается сигнал о 3,в противном случае -ц),20 1."03506 11000 Х 2 О Х 2 " 0 Х 2 (О Х 2 0 Х 2=0 ход 11101 Х 1 = Х 2 11110 Х 1 = Х 2 110011010 1011 11100 Условный переход по значению Х 2 Условный переВыполняется при Выполняется при Продолжение табл, 21203506 М, ФЛ; айаг Л, Вэг рг; Е 1 вт Юа Составитель Г. ВиталиВ. Петраш Техред И.Асталош Реда,Корректор С. П 1 екм Закаэ 841 ППП "Патент", г. Ужгород, ул, Проек 4 7/51 тираж 709ВИИИПИ Государственногопо делам изобретений13035, Москва, Ж, Рауш ПодписнокомитетаСССРи открытийскал наб., д. 4/5Изобретение относится к автоматике и вычислительной технике и можетбыть использовано при построенииустройств для обработки данных.Цель изобретения - повышение производительности устройства,На фиг. 1 представлена структурная схема устройства; на фиг, 2функциональная схема операционногоблока; на фиг. 3 - функциональнаясхема блока микропрограммного управления, на фиг. 4 - функциональнаясхема сумматора, на фиг; 5 - форматкоманды," на фиг, 6 и 7 - временныедиаграммы узлов синхронизации сумматора, на фиг. 8 - последовательностьопераций, соответствуюшая реализация полного алгоритма коррекции,на фиг. 9 - последовательность операций, соответствующая реализации усеченного алгоритма коррекции,.нафиг. 10 - вариант реализации полногоалгоритма коррекции в устройстве;на фиг. 11 - вариант реализации усеченного алгоритма коррекции в случаеотказа одного модуля устройства.Адаптивное вычислительное, устройство (фиг, 1) содержит генератор 1импульсов входной регистр 2 операционные блоки 31-3, первые группыэлементов И 44 -4 н, вторые группы элементов И 54 - 5 н, группы элементов ИЛИ61-6, причем группы 4-6 образуютсоответствующие коммутаторы, вьгходной регистр 7, блок 8 микропрограммного управления, блок 9 памяти данных и имеет синхровходы 104 -10 ь операционных блоков, входы 114-11 г, кодаоперации операционных блоков, первые выходы 12 -12 признака результата операционных блоков, вторые выходы 13 - 13, признака результатаоперационных блоков, вход 14 вводапрограмм, адресный 15 и информационный 16 входы блока 9, информационный выход 17 блока 9 и информационный вход 18 устройства. Выходы регистра 2 подключены к первым информационным входам блока 34 и первымвходам элементов И 54, вьгход генератора 1 подключен к входам 104-11 блоков 31-3, входы 11,-11 которых соединены с одноименными выходами блока 8, Выходы 12-12 подключены квторым входам одноименных элементовИ 44-4и входам пуска блока 8 выходы 131-13 н подключены к вторымвходам одноименных элементов И 54 -55 10 15 20 25 3035 40 45 Блок 8 микропрограммного управле- ния (фиг, 3) содержит первую группу элементов И 39,-39, вторую группу элементов И 40,г, регистр 41 настройки, память 42 микрокоманд, регистр 43 состояния, триггер НБ-типа 44, Входы 121 -12 пуска блока 8 подключены к первым входам элементов И 404"40 п соответственно,а также к одноименным информационным входам триггера 44, выход которого подклюи входам логических условий блока 8 Первые информационные выходы блоков 3; (1 г.И) подключены к первым входам элементов И 4 вьходы кото" рых подключены соответственно к первым входам элементов ИЛИ 6, вторые входы которых соединены с выходами элементов И 5, первые входы которых соединены с соответствующими первьми информационными входами блока 3 и выходом элемента ИЛИ 6,; (Ф 1), выходы элементов ИЛИ 6 подключены к выходному регистру 7, Информационный вход 16, информационный выход 17 и адресный вход 15 блока 9 подключены соответственно к вторым и третьим информационным выходам и вторым информационным входам операционных блоков 34 -3, Генератор 1 является источником последовательности О, 1, О, 1,., логических сигналов "0" или "1", предназначенных для проверки контролируемых операционных блоков.Операционный блок Э (фиг, 2) состоит из модуля 19, выполненного в виде интегральной схемы, который в свою очередь содержит первую группу элементов И 204 -20, вторую груп пу элементов И 21 -21 группу элементов ИЛИ 221-22, образующих группу коммутаторов данных, группу сумматоров 234 -23, третью группу элементов И 244 -24, четвертую группу элементов И 251 -25, первую группу элементов НЕ 26-26 ь, образующих пер вую группу коммутаторов результата, пятую группу элементов И 271 -27, шестую группу элементов И 284-28, вторую группу элементов НЕ 291-29, образующих вторую группу коммутаторов результата седьмую группу элементов И 30 -30, группу элементов 31,-31 равнозначности и два элемента И 32 и 33. Коммутация рабочих сумматоров 23 определяется управляющими сигналами 34-38.50 55 чен к его синхровходу и первым входамэлементов И 39 -398, вторые входы которых подключены соответственно квыходам элементов 40 -40 б, вторыевходы которых подключены к выходамрегистра 41, Входы регистра 41 подключены к информационным выходам памяти 42 микрокоманд, входы которойподключены к вхоцам 131 -13 логических усг олий блока 8,Сумматор 23 содержит (фиг . 4) первый пре,.варительный регистр 45 данных ПР 1), первый регистр 46 данных(Р 1), первый элемент И 47, регистр48 адреса, второч элемент И 49, первый регистр 50 результата (РР 1), первый узел 51 синхронизации, второйузел 52 синхронизации, третий элемент И 53, универсальный комбинционный сумматор 54, четвертый элемент И 55, второй регистр 56 результата (РР 2), второй предварительныйрегистр 57 данных (ПР 2), второй регистр 58 данных (Р 2), пятый элементИ 59, узел 60 памяти, кольцевые сдвиговые регистры 61-61 е с последовательной выдачей, шестой элемент И 62,одноразрядный регистр 63 приз.ака,регистр 64 кода операции, первый ;лемент ИЛИ 65, седьмой элемент И бб,трехразрядный регистр 67 признака,элемент НЕ 68, регистр 69 команды,элемент 70 равнозначности, регистр 71номера сумматора,При этом входы 17 блока 23 подключены к информационным входам регистра 45, синхровход которого подключен к синхровходу регистра 57 и выходу узла 51. Информационные выходы регистров 45 и 57 подключены к информационным входам регистров 46 и 58 соответственно, а управляющие выходы регистров 45 и 57 подключены к первому и второму входам узла 52 соответственно. Выход узла 52 подключен к синхровходам регистров 46 и 58, тактирующим входам регистров 61 -611 блока 60 и первому входу элемента И 53, Второй вход элемента И 53 подключен к выходу регистра 63, а выход - к синхровходу регистра 64, выходы которого подключены к управляющим входам сумматора 54, первые и вторые входы операндов которого подключены к выходам элементов И 47 и 59 соответственно. При этом первые входы элементов И 47 и 59 подключены соответственно к выходам регистров 5 10 5 20 25 30 35 45 46, 58, а нх вторые входь 1вым и вторым в, ц и регистра 67. Первый вь:ход рвгк,37 и;ключек к пер -ному входу ге;е:.та И 49,ервому входуузла 51 н третьему входу узла 52,а второй выход этого реги: тра подключен к первому входу элем;кта И 55,второму входу узла 5: и 1 етвертомугвходу узла 52,Вторые входы элементов И 49 и 55подключены к информационному выходу сумматора 54, который такжеподключен к регистру 48 адреса, соединенному с вь 1 ходом 15 сумматора 23,а их выходы - к входам регистров 50и 56 соответственно. Управляющиевь 1 хопы регистров 50 и 56 подключенык третьему и четвертому входам узла5 соответственно, а их информационные выходы - к соответствуюп;им информационным выхоцам сумматора 23,При этом сикхровхд регистра 4 8 подключек к первому выходу регистга 69,второй выход которого подключен квходу регистра 67, третий выход которого подключен к первому входу элемента И бб и ходу элемента НЕ 68,Вьгход элемента НЕ 68 подключек кпервому входу элемента И 62, второйвход которого подключен к выходамрегистров 61 -61 блока 60, а выход -к первому входу элемента ИЛИ 65. Выход элемента ИЛИ 65 подключен к входу регистра 64, второй вход - к выходу элемента И 66, второй вход которого подключен к третьему выходурегистра 69, четвертый выход которого подключен к входу регистра 63. Информационный вход регистра 69 подключен к входу 38 и первому входу элемента 70,второй вход которого подключен к выходу регистра 71, выходк синхровходу регистра 69, а информационные входы регистров 61 -61блока 60 подключены к входу 18 устройства,формат команды предусматривает пять полей: НЭ - поле номера сумматора 23, КОП - поле кода операции, ПС - поле запрета/разрешения сигналов начала выполнения операции, на выполнение которой настроен сумматор 23; ПВ - поле выбора, А - адресное поле; ПК - поле коммутации. Поле НЗ служит для указания номера сумматора 23, для которого предназначается данная команда. Поле КОП используется для задания кода опера 120350 бции, на выполнение которой настраивается данный сумматор 23, Список возможных операций, на выполнение которых может быть настроен сумма 5 тор 23, включает операции пересылок (АУ АУ, ЗУ данных), арифметические логические и разовые операции, операции условных переходон, Поле ПС используется для управления выдачей 1 б сигналов начала выполнения операции, При не нулевом значении ПС выполнение ( начинается после окончания записи операндов на входные регистры 4 б и 58 при наличии сигнала разрешения, 15 который является для сумматора 54 синхронизирующим. При нулевом значении ПС синхронизирующий сигнал игнорируется.Поле ПВ используется для задания 2 О характера обмена следующим образом."011, операция выполняется с использованием адресного поля,101, операция выполняется с использованием коммутационного 25ПВполя,111, операция выполняется с использованием адресного и коммута.ционного полей,100, разовые операции (тестовые Зпкоманды),Адресное поле используется для задания адреса при выполнении адресныхкоманд например, при умножении наконстанту, которая находится в блоке 9). Поле коммутации ПК используется для коммутации сумматора 23в модуле 19. В этом поле задаютсясигналы, которые при расшифровке команды поступают на входы 34-37.40Устройство работает следующим образом.Перед началом работы в зависимости от выполняемой функции Р=Г й блок 8 по входу 14 вводятся управляющие сигналы и команды, соответствующие программе выполнения последовательности функции Г,,Данные команды с выходов блока 8поступают на входы 11 соответствующих операционных блоков 3, 33, С помощью управляющих сигналов,поступающих на входы 34-37 в каждом блоке 3 происходит выделениеконтрольнык и рабочих сумматоров 23,Контрольные сумматоры 23 каждогомодуля 19 используются для косвенного контроля данного модуля, так как наличие корреляционных связей между отказами различных частей модуля делает возможным применение косвечного контроля. Коммутация рабочих сумматоров 23 блока 3 также определяется управляющими сигналами, подаваемыми на входы 34-37.В табл. 1 приведены значения сигналов подаваемых на эти входы, для выделения контрольных и рабочих сумматоров 23 модуля и задания режимон их работы (параллельный или последовательный).С помощью подачи различных управляющих сигналов на укаэанные входы могут быть выделены другие комбинации контрольных и рабочих сумматоров 23 и заданы различные режимы их работы, При контроле модуля 19 соответствующие контрольные сумматоры 23 используются для выполнения тестовой программы, На вход 10 с выхода генератора 1 подается тестовая информация, которая через соответствующие элементы И 20 и ИЛИ 22 поступает на входы блоков 23, являющихся контрольными для данного модуля, С выхода контрольного сумматора 23 информация через соответствующие элементы И 24 и 28 попадает на первый вход элемента И 30, на второй вход которого с входа 10 через элемент И 30 та:же поступает тестовая информация.В случае совпадения информации данный модуль рассматривается как исправный и с прямого выхода элемента 3 1 выдается "1", которая поступает на вход элемента И 32. При этом с инверсного выхода элемента 31 выдается "0", который через элемент И 33 поступает на выход 13 блока 3. В слу чае несовпадения информапии данный модуль расценивается как неисправный и с прямого выхода элемента 31 выдается "0", который через элемент И 32 поступает на выход 12, при этом с инверсного выхода элемента 31 выдается "1", которая поступает на вход элемента И 33.Тестовая программа, используемая для контроля проверяемых блоков модуля 19, выполняется независимо от штатной работы рабочих сумматоров 23 данного блока 3. Способы построения тестовых программ могут быть различными. В частности, тестовая программа может быть сравнима по1При организации последовательного функционирования рабочих сумматоров . 231 в блоке 34 входная информация через элементы И 211 и ИЛИ 22 к поступает на вход рабочего сумматора 231, с выхода которого информация через элементы И 251 и ИЛИ 221 поступает на вход следующего рабочего сумматора 231+4, а информация с выхода последнего рабочего сумматора 23 через элементы И 24 и 27 я выдается на соответствующий информационный выход блока 31. В этом случае в блоке 3 может быть выполнена более сложная последовательная обработка входного слова, соответствующая какой-либо операции при выполнении потоковой Функции. Аналогично может быть организовано последовательное Функционирование рабочих сумматоров 23 к в любом другом операционном блоке устройства. 40 В случае исправности блока 3 с выхода 12 этого блока выдается " 1", которая поступает на входы элементов И 4; Таким образом, выходной операнд, предварительно записанный во входном регистре 2, через элементы И 4; и ИЛИ 61 последовательно проходит обработку в блоках 3 -31,. При сложности сконтрольно-проверочной программой ЭВМ (охватывая все узлы контрольных сумматоров 23 операционного блока 3). Достоверность косвенного контроля зависит от числа кон трольных блоков модуля, выделенных из общего количества сумматоров 23 модуля, а именно: чем больше сумматоров 23 контролируется, тем выше достоверность контроля всего модуля, 1 ОПри организации параллельного функционирования рабочих сумматоров 231 в блоке 3входная информация через элементы И 21 у и ИЛИ 2 к поступает на вход рабочего сумматора 23 к, 15 с выхода которого информация через элементы И 241.и 27 выдается на информационные выходы блока 3, В этом случае в блоке 34, в частности может выполняться параллельная обра ботка входного слова, соответствующая какой-либо элементарной операции при выполнении потоковой Функции. Аналогично может быть организовано параллельное функционирование рабочих 25 сумматоров 231( в любом другом операционном блоке устройства,этом с выхода 13 выдается "О", который блокирует путь обхог,а блока 3;,В случае возникновения отказа блока 3 с выхода 12 этого блока выдается 0", который поступает на входы элементов И 4, и блокирует выдачу информации с выхода данного блока 3;, при этом с выхода 13 выдается " 1, которая поступает на входь; элементов И 5; и тем самым открывает путь обхода отказавшего блока 3. В результате информация с выхода блока 3-1 через элементы И 4; 1 и ИЛИ 6 1, а затем через элементы И 5 и ИЛИ 6; попадает на входы блока 3;+1.1Блок 8 работает следующим образом. При отсутствии отказов на информационные входы триггера 44 и первые входы элементов И 40 -40 поступают "1". При этом на входы 13-13 блока 8 поступают "0",которые записываются в регистр 43. Содержимое регистра 43 интерпретируется как адрес и поступает в память 42 микрокоманд., в которсй го нулевому адресу записаны команды, соответствующие пути вьгчисления функции Р в трех (в обшем случае й 11) операционных блоках, С выходов памяти 42 команды записываются в регистр 4 1, с выходов которого через элементы И 39 и 40 они поступают на входы 11,-11Н операционных блоков.При возникновении отказа (например, блока 3 на вход 12 блока 8 и, соответственно, на второй информационный вход триггера 44 поступает "0", а с выхода триггера 44 выдается 0, который поступает на вторые входы элементов И 39 -39 и В результате на входы 111-11 блоков 3 подается 0", настройка блоков 3 сбрасывается и информация, находящаяся в этих блоках, разрушается. С выхода триггера 44 по линии обратной связи 0 попадает на синхровход триггера, триггер 44 снова устанавливается в состояние "1" и на первые входы элементов И 394 -39, поступает "1", При этом на вход 13 блока 8 поступает "1", в соответствующий разряд регистра 43 записывается "1" и содержимое регистра 43, интерпретируемое как адрес, поступает на вход памяти 42, с выхода которой команды, соответствующие пути вычисления Функции Р в двух исправных операционных блоках, поступают на входрегистра настройки. Кроме того, напервый вход элемента И 40 такжепоступает "0", который блокирует выдачу команды и управляющих сигналов ссоответствующих разрядов регистра 41на входы 11 отказавшего блока 3, Таким образом, при отказе какого-либоблока 3 происходит обращение к ячейке памяти 42, в которой записаны команды, соответствующйе пути вычисления функции Р при данном отказе. Перед началом работы по входу 14 в память 42 осуществляется запись команд,соответствующих путям вычисленияфункции Р при различных отказах.Сумматор 23 работает следующимобразом. Перед началом штатной работыв регистр 71 заносится математический номер данного сумматора, черезвход 18 в узел 60 записывается тестовая программа таким образом, что впервых разрядах регистров 61 -61содержится первое командное словопрограммы, во вторых - второе и т,д,В процессе штатной работы через вход38 на регистр 69 записывается команда,поступающая из памяти 42, при этом напервый вход элемента 70 поступаетинформация, содержащаяся в поле НЭданной команды. При совпадении номера, записанного в регистре 71, и номера, содержащегося в поле НЭ, с выхода элемента 70 на вход регистра 69)выдается сигнал, который являетсяразрешающим для выдачи команды, записанной в регистре 69, для дальнейшегоисполнения, В противном случае команда игнорируется. При наличии такогоразрешающего сигнала с выходов регистра 69 выдается содержимое полей ПС,КОП, ПВ и А данной команды,Адрес, содержащийся в команде, с первого выхода регистра 69 записывается в регистр 48. Информация, соответствующая полю ПВ, с второго выхода регистра 69 поступает на регистр 67, Информация, соответствующая полю КОП, с третьего выхода регистра 69 через элементы ИЛИ 65 и И бб поступает на регистр 64. Информация, соответствующая полю ПС с четвертого выхода регистра 69 поступает на регистр 63,В режиме вычислений с третьего выхода регистра 67 выдается "1", которая открывает элементы И 66 и код операции через элементы ИЛИ 65 и И 66 проходит на регистр 64, при этом свыхода элемента. НР 68 на первые входы элементов И 62 поступает нулевой сигнал, который блокирует выдачу тестовой информации из узла 60 через элементы ИЛИ 65 в регистр 64. Входной операнд, поступающий из соседнего сумматора 23, принимается нарегистр 57, а информация, поступаюшая из блока 9, - на регистр 45, по 10 сле чего при наличии разрешающегосигнала, выдаваемого с выхода узла 51, с выходов регистров 45 и 57 напервый и второй входы узла 52 выдается сигнал окончания приема опграндов, Информация, записанная в этих регистрах, переписывается соответственно в регистры 46 и 58, откуда при наличии разрешающего сигнала, выдаваемого с выхода узла 52, информация через элементы И 47 и 59 соответственно поступает в сумматор 54, При этом сигнал, выдаваемый узлом 52, через элемент И 53 по 25 30 35 40 45 50 ступает на вход регистра 64, с выхода которого код операции выдается на входы команд сумматора 54, после чего производится необходимая операция.При наличии ПС=О выдача сигнала с выхода элемента И 53 блокируется, Подобная возможность расценивается как:;".обходимая при организации операций ожидания по условию. При ПВ=011 с второго выхода регистра 67 вьдается нулевой сигнал, который поступает на первый вход элемента И 55 и на второй вход элемента И 59. Тем самым блокируется поступление информации в сумматоре 54 из соседнего сумматора 23 и выдача результата обработки через регистр 56 в следующий за ним сумматор 23, С первого выхода регистра 62 выдается единичный сигнал, который поступает на первый вход элемента И 49 и на второй вход элемента И 47, тем самым разрешается поступление информации в сумматор 54 и выдача результата обработки через регистр 50 на вход блока 8. Кроме того, с помощью сигналов, выдаваемых с первого и второго выходов регистра 67, Формируется временная диаграмма работы узлов 51 и 52, как показано на фиг. 6 и 7 соответственно. Аналогично при ПВ=101 происходит разрешение приемй обрабатываемой информации сумматоромВ режиме проверки на входы 10 блоков 3 от генератора 1 подается за ранее выбранная тестовая последовательность, элемент которой является для сумматора 54 операндом. Работа сумматора в этом случае не отличается от работы в режиме вычислений.По завершении вьдачи операнда из регистра 57 в регистр 58 с выхода узла 52 вьдается сигнал, который является импульсом сдвига для регистров 60 у -604, . В результате вьдачи с вы хода узла 60 команд тестовой програм мы через элементы И 62 и ИЛИ 65 в регистр 64 записывается и выполняет 50 54 из соседнего сумматора 23 и выдача результата обработки в следующий за ним сумматор 23. При этом блокируются пути приема инФормации, поступающей с выхода 17 блока 9, 5 и вьдача результата на вход 16 блока 9. Прием входных операндов из соседнего сумматора 23, а также из блока ,9 и вьдача результатов в следующий сумматор 23, а также в блок 9 могут 1 О быть реализованы при ПВ=111.Регистр 48 используется при Формировании диаграмм блока 9 в адресных командах. Вьдача адреса с него в блок 9 осуществляется через вход 15. 15 По окончании выполнения операции с выхода сумматора 54 результат через элементы И 49 и 55 в зависимости от признака ПВ записывается в регистры 50 и 56 соответственно. По завер шении записи с управляющих выходов регистров 50 и 56 на входы узла 51, временная диаграмма работы которого Формируется с помощью признака ПВ, поступают единичные сигналы, При 25 этом с выхода узла 51 выдается разрешающий сигнал, который поступает на синхровходы регистров 45 и 57. В результате происходит вьдача очередных операндов из этих регистров. 30В процессе тестовой проверки сумматора 23 с третьего выхода регистра 67 вьдается нулевой сигнал, который поступает на первый вход элемента И 66 и блокирует выдачу в регистр 64 кода операции, хранящегося в региетрах 69, при этом с выхода элемента НЕ 68 вьдается единичный сигнал, который поступает на первый вход элемента И 62 и тем самым разрешает вьдачу 40 из узла 60 команд тестовой программы, которые через элемент ИЛИ 65 записываются в регистр 64. ся очередное слово тестовой программы.Таблица истинности сумматора 54приведена в табл, 2 (где ., ипервый и второй входы; У - выходсумматора).Рассмотрим пример вычисления одной из Функций Р коррекции. Соответствующий алгоритм обработки инФормации, последовательность операцийв котором, соответствующая его полной реализации, приведена на Фиг. 8,а последовательность операций, применяемая при его усеченной реализации, приведена на фиг, 9, где Х -входная величина (операнд)"+","х",СД, СР - обозначение операцийсложения, умножения, вычитания, сдвига и сравнения соответственно, , Г,с, О, с 1 - константы, 1 и Р- - переменные. Используемые обозначени: А-РА -запись адреса А переменной либо константы с на регистр РА; ПР 1- Р 1,ПР 2-+Р 2 - перепись содержимого регистров ПР 1 и ПР 2 в регистры Р 1 и Р 2соответственно, Р 10 Р 2- РР 2 - операция р над содержимым регистров Р 1н Р 2, где О - знак операции, выполняемой в сумматоре 54, и последующая запись в регистр РР 2,Пусть адаптивное вычислительноеустройство состоит из шести операционных блоков 3, каждый из которыхсодержит по четыре сумматора 23. Полный алгоритм. предназначен для реализации в устройстве, содержащем всеоперационные блоки, а усеченныйдля устройства с одним отказавшимоперационным блоком. При реализации полного алгоритма сумматоры 23блоков 3 могут быть расположены, какпоказано на фиг. 10, а при реализации усеченного алгоритма - как показано на фиг. 11, где К - контрольныесумматоры 23, а заштрихованный блок3 обозначает отказавший.Таким образом введение косвенногоконтроля и дополнительных возможностей коммутации внутри операцион-.ных блоков повышает производительность устройства.Формула изобретенияАдаптивное вычислительное устройство, содержащее входной и выхоцной регистры и к операционных блоков, при этом вход входного регистра и выход выходного регистра являются3соответственно информационным входом и информационным выходом устройства, о т л и ч а ю щ е е с я тем,что, с целью повышения производительности, оно содержиткоммутаторов,блок памяти данных, блок микропрограммного управления и генератор импульсов, причем первый информационныйвыход, первый и второй выходы признака результата-го операционногоблока (1) соединены соответственно с первым информационным вхо 1 О дом и первым и вторым управляющими входами -го коммутатора, второй информационный вход первого коммутатора 15 подключен к выходу входного регистра, второй информационный вход ( +1)-го коммутатора соединен с выходом 1-го коммутатора, а выход и -го коммутатора подключен к входу выходного регистра, 20 второй и третий информационные выходы, второй и третий информационные входы и синхровход каждого операционного блока подключены соответственно к информационному и адресному вхо дам и информационному выходу блока памяти данных, информационному входу устройства и выходу генератора импульсов, первый и второй выходы признака результата и вход кода опера- ЗО ции-го операционного блока соединены соответственно с -м входом пуска -м входом логических условий и с -м выходом блока микропрограммного управления, вход настройки которого подключен к входу ввода программ устройства, при этом операционный блок содержит группу коммутаторов данных, группу сумматоров, две группы коммутаторов результата, ГРуппу 4 О элементов И, группу элементов равнозначности и два элемента И, выходы которых соединены соответственно с первым и вторым выходами признака результата блока, входы первого элемента И подключены к прямым выходам соответствующих элементов равнозначности группы, входы второго элемента И соединены с инверсными выходами соответствующих элементов равнозначности группы, управляющие входы, первые, вторые и третьи информационные входы и выходы коммутаторов данных группы подключены соответственно к синхровходу, первому информационному55входу и входу кода операции блока,первым выходам одноименных коммутаторов результата первой группы ипервым информационным входам одноименных сумматоров группы, вторые и третьи информационные входы, управляющие входы, первые, вторые и третьиинформационные выходы которых соединены соответственно с вторым и третьим информационными входами и входом кода операции блока, информационными входами одноименных коммутатороврезультата первой группы, вторым итретьим информационными выходами блока, управляющие входы и вторые выходы коммутаторов результата первойгруппы подключены соответственно квходу кода операции блока и информационным входам одноименных коммутаторов результата второй группы, управляющие входы, первые, вторые и третьивыходы которых соединены соответственно с входом кода операции и первыминформационным выходом блока, первыми входами одноименных элементов Игруппы и первыми входами одноименныхэлементов равнозначности, а вторыевходы и выходы элементов И группыподключены соответственно к синхровходу блока и вторым входам одноименных элементов равнозначности группы,2. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок микропрого.ммного управления содержит регистрастройки, регистр состояния, памятьмикрокоманд, триггер и две группыэлементов И, при этом -й информационный вход триггера соединен с -мвходом пуска блока, выход триггераподключен к его синхровходу и первым входам элементов И первой группы,второй вход и выход -го элемента Ипервой группы соединены соответственно с выходом -го элемента И второйгруппы и-и выходом блока, первыйи второй входы -го элемента И второй группы подключены соответственнок 1 -му входу пуска блока и выходурегистра настройки, вход которогосоединен с выходом памяти микрокоманд, вход и выход регистра состояния подключены соответственно к входам логических условий блока и адресному входу памяти микрокоманд, информационный вход которой соединен свходом настройки блока.