Устройство для сбора, кодирования, передачи и приема информации с исправлением ошибок

Союз СоветскихСоцнапнстнчесинхРеспублик ОПИСНИИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) ПриоритетОпубликовано 23, 09. 82. Бюллетень Мв 35 яо делаи изабретенкЯ и открытиЯ(53) УДК 621398088,8 Дата опубликования описания 23 . 09 . 82 А. Д. Анищенко, Г. Э, Кучинский, В. К. К и В. С. Каханович) Заявител Белорусский филиал исследовательского ударственного н титута им, Г,М,жи 54) УСТРОЙСТВО ДЛЯ СБОРА, КОДИРОВАНИЯ, ПЕРЕДАЧ И ПРИЕМА ИНФОРМАЦИИ С ИСПРАВЛЕНИЕМ ОШИБОК ные и инфор ехи, искажаю цию и снижаю ередаваем е достове ост содержащее тель импуль риггер и ге инфор тольк менту перед 1Изобретение относится к устройствам телемеханики и вычислительной техники и может быть использовано в аппаратуре передачи - приема и обработки информации в автоматизированныхсистемах управления энергопотреблением промпредприятий, а также в других отраслях народного хозяйства,где требуется высокая достоверностьпринимаемой информации, и конкретноможет быть использовано в комплексе технических средств информационно-измерительной системы учета иконтроля энергопотребления энергопотребителей ИИСЭ 2,При разработке системы ИИСЭ 2 возникла задача передачи информацииот счетчиков-датчиков в информационно-вычислительное устройство ИВУ )системы по выделенным телефонным линиям связи, при этом расстояние между счетчиками-датчиками и ИВУ можетдостигать десятков километров, а влиниях связи наблюдаются эначительИзвестно устройство блок памяти, распредели сов, блок управления, т нератор импульсов1,Однако данное устроиство имеет сложную конструкцию и низкую достоверность, поскольку в нем регистрируется не каждое изменение передаваемой информации, а лищь изменения в бпределенные промежутки времени, Второе иэ указанных. устройств несколько проще, однако и в нем достоверность получаемой информации незначительна.Известно многоканальное телеиэмерительное устройство с уплотнениеммации, осуществляющее передачуо тех параметров, которые к мопередачи отличаются от ранееанных значений на некоторую, заФормула изобретения 19 96089группу 47 элементов ИЛИ - на входысумматора 45 по модулю два накапливающего типа. Таким образом, в буферном регистре 42 будет записанбайт принимаемой информации, а в сумматоре 45 - сумма по модулю два соответствующих разрядов принимаемойинформации. Дешифратор 41 осуществляет расшифровку кода, поступающего с выхода сумматора 45, Если ин- ОФормация не искажена, то дешифратор41 не вырабатывает никаких сигналов.В противном случае в течение служебного такта, который определяется рас"пределителем 46 импульсов, формиро" 1ватель 38 стробов выдает сигнал, сог"ласно которому осуществляется коррекция информации в буферном регистре 42, Кроме того, формирователь 38осуществляет синхронную работу все" щго приемного комплекта. Блок 43 посигналу распределителя 46 импульсованализирует состав служебного такта.Если,-служебный такт отличается отзаданного, то информация из буферного регистра 42 стирается, в противном случае переключатель 39 разрешает работу группы 40 элементовИ и информация с буферного регистра42 поступает к абоненту. Переключатель 39 выдает также номер принимаемой группы информации. Аналогично осуществляется прием и выдача второго байта информации данной группы.Для синхронной работы абонента иприемного полукомплекта последние33синхронизируются посредством делителя48, который выдает сигналы распределителю 46 импульсов.В режиме самоконтроля на вход ком-вфмутатора 2 поступают импульсы с выхода делителя 8 частоты. При этомможно имитировать работу всех кана"лов одновременно или в любом их сочетании. В данном случае известно,3какая информация должна появитьсяна выходе приемного полукомплекта,Таким образом, .можно контролироватьфункционирование работы всего устройства в целом,Экономический эффект, получаемый,при использовании предложенного устройства заключается в том, что повышается достоверность передаваемойинформации, которая в данном случаеявляется коммерческой и выражается ффв денежном измерении; повышается помехозащищенность устройства, автоматизирован процесс исправления воз 8 20можного искажения информации, а также уменьшается время загрузки линии связи вследствие переменного Формата цикла сообщений. 1.Устройство для сбора,кодирования, передачи и приема информации с исправлением ошибок, содержащее на передающей стороне генератор, выход которого соединен с входом делителя частоты, формирователь импульсов, элемент ИЛИ, триггер, элементы НЕ и блок выходных усилителей,а на приемной стороне - триггер, дешифратор импульсовлинию связи, о т л и ч аю щ е е с я тем, что, с целью повышения достоверности, помехозащищенности и быстродействия устройства, в него введены на передающей стороне преобразователь сигналов, коммутатор буферный регистр, регистр записи и кодирования, информации, регистр памяти, Формирователь контрольного разряда, управляемый делитель частоты, элементь 1 И, блок управления, переключатель, элементы ИЛИ, группа элементов ИЛИ, счетчик импульсов, дешифратор импульсов, формирователь кода, усилитель, блок гальванической развязки, выход преобразователя сигналов подключен к первому входу коммутатора, к второму входу которого подключен выход делителя частоты, выход коммутатора подключен к входу формирователя импульсов, выход которого соединен с первым входом буферного регистра, первый выход которого подключен к входу блока управления,второй выход - к первому входу регистра записи и кодированияинформации, выход которого соединен с входом 1 формирователя контрольно" го разряда, выход которого подключен к первому входу регистра памяти, выход регистра записи и кодирования информации подключен к первому входу первого. элемента ИЛИ, выход которого соединен с входом усилителя, первый и второй выходы которого подключены соответственно к входам первого и- второго блоков гальванической развязки, выходы которых соединены соответственно с первым и вторым входамй блока выходных усилителей, выходы которого соединены с линией связи, второй выход делителя частоты960898 5 1 О 15 20 25 30 21подключен соответственно к первым входам управляемого делителя частоты. и первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключен к второму входу буферного регистра, выход управляемого делителя частоты подключен соответственно к вторым входам регистра записи и кодирования информации и регистра памяти и, соответственно, к первым входам счетчика импульсов и второго элемента И, выход которого соединен, соответственно, с вторыми входами счетчика импульсов, второго элемента ИЛИ и с первым входом переключателя, вы-. ход которого подключен соответственно к третьему входу буферного регистра и к первому входу формирователя кода, выход которого соединен с вторым входом первого элемента ИЛИ, выход счетчика импульсов соединен с входом дешифратора импульсов, выход которого подключен к первому входу триггера, выход которого соединен соответственно с третьими входами регистра записи и кодирования информаций и регистра памяти, выход которото соединен с четвертым входом регистра записи и кодирования информации, второй выход дешифратора импульсов подключен к первому входу третьего элемента ИЛИ, выход которого через элемент НЕ соединен с вторым входом триггера, второй выход которого соединен с вторым входом формирователя кода, третий выход дешифратора импульсов соединен с вторым входом переключателя, четвертый выход дешифратора импульсов соединен с вторым входом второго элемента И, первый вывод блока управления подключен соответственно к третьим входам блока выходных усилителей и переключателя, второй выход блока управления соединен с входом группы элементов ИЛИ, первый выход которого подключен к второму входу третьего элемента ИЛИ, второй выход группы элементов ИЛИ подключен соответственно к второму входу управляемого делителя частоты и к входу второго элемента НЕ, выход которого соединен с вторым входом первого элемента И, на приемной стороне введены блок согласования, фильтр, блок гальванической развязки, блок сравнения, линейный усилитель, счетчик импульсов, элемент И, группа элементов И,. формирователь стробов, переключатель, второй дешифратор импульсов,буферный регистр, сумматор, распределитель импульсов, блок контроля,группа элементов ИЛИ и делитель частоты, выход блока согласования через последовательно соединенныефильтр и блок гальванической развязки соединен с вторьэ входом линейного усилителя, первый и второй выходы которого соединены соответственно с первым и вторым выходами блока сравнения, выход которого соответственно подключен к первым входам первого дешифратора импульсов и счетчика:импульсов и элемента И, выход которого соединен с первым входом первой группы элементов И, выход которого подключен, соответственно, к первым входам блока контроля и буферного регистра и к входу группц элементовИЛИ, выход которого соединен с первым входом сумматора, выход которогосоединен с первым входом второго дешифратора импульсов, выход которого подключен к второму входу буферного регистра, к третьему входу которого подсоединен выход блока контроля, выход счетчика импульсов подключен к второму входу первого дешифратора импульсов, первый и второй выходыкоторого соединены соответственно с первым входом переключателя ис входом триггера, первый выход которого соединен с вторым входом счетчика импульсов, второй выход - соответственно с вторым входом переключателя и элемента И и с первым входомраспределителя импульсов, выход которого соединен соответственно с вторым входом блока контроля и с вхо"дом формирователя стробов, первый выход которого подключен, соответственно, к второму входу дешифратора импульсов и третьему входу переключателя, второй выход формирователя стробов подключен к второму входу сумматора, третий выход - к четвертомувходу переключателя, выход которого. подключен к первому выходу устройства и к первому входу второй группыэлементов И, выход которого подключен к второму выходу устройства, выход буферного регистра соединен свторым входом второй группы элемен,та И,второй выход распределителя импульсов подключен к второму входупервой группы элементов И, выход де,лителя частоты подключен к второму23 960898 24входу распределителя импульсов, пер- тиристора оптрона соединен с половый и второй выходы блока согласо- жительным полюсом источника питаниявания соединены с линией связи. и коллектором транзистора, вторые2, Устройство по п.1, о т л и - выводы первого и второго резисторовч а ю щ е е с я тем, что блок гальподключены к отрицательному полюсуванической развязки содержит оптрон источника питания,резисторы, транзистор, стабилитрон Источники информации,и источник питания, катод ФототиРис принятые во внимание при экспертизетора оптрона соединен с первым вы. Авторское свидетельство СССРводом первого резистора и. катодом Фо У 402034, кл. С 08 С 19/28, 1971.стабилитрона, анод которого подклю. Авторское свидетельство СССРчен к базе транзистора, эмиттер ко- И 259659, кл. 6 08 С 19/16, 1968.торого соединен с первым выводом вто. Авторское свидетельство СССРрого резистора и с выходом блока й 596998, кл. 6 08 С 19/28, 1973гальванической развязки, анод Фото- д (прототип),Заказ 7291/63 . Тираж 642 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5 филиал ППП "Патент", г, Ужгород, ул. Проектная,0898 4 3 10 1 20 23 30 3 40 43 50 И 3 96ранее заданную, величину, и содержа=щее коммутатор датчиков, аналого-цифровой преобразователь, элемент сравнения, оперативный запоминающий блок,программный блок, ключи передачи,блок передачи, канал связи, счетчикчисла переданных слов, блок отсутствия информации, элемент ИЛИ и блокзапоминания очередного адреса 2).Недостатком данного устройстваявляется наличие обратного каналасвязи и соответствующих блоков ап"паратуры, с помощью которых осуществляется передача и прием команды на повторение переданной инФормации в случае фиксации ошибкипри ее приеме на приемной стороне,что снижает скорость передачи информации, усложняет конструкцию иувеличивает материальные затраты припрактической реализации,Наиболее близким по техническойсущности к изобретению является устройство для приема, кодирования ипередачи информации, содержащее напередающей стороне генератор, выходкоторого соединен с входом делителячастоты, формирователь импульсов,,формирователь контрольного разряда,элемент Гели, триггер, элементы НЕи блок выходных усилителей, а наприемной стороне - триггер, дешифратор импульсов, а также блоки памяти, блок опроса, модулятор, регистр совпадения, переключатель 13.Однако известное устройство обладает низкой скоростью передачи информации, не осуществляет автомати"ческой коррекции принятой информации,при наличии в последней ошибки, атакже сложно при практической реализации, что снижает надежность работы всего устройства в целом.Целью изобретения является повышение достоверности, помехозащищенности и быстродействия устройства.Поставленная цель достигается тем,что на передающей стороне введеныпреобразователь сигналов, коммутатор,буферный регистр, регистр записи икодирования информации, регистр памяти, формирователь контрольногоразряда, управляемый делитель частоты, элементы И, блок управления,переключатель элементы ИЛИ, группаэлементов ИЛИ, счетчик импульсов, деиифратор.импульсов, формирователь кода, усилитель, блок гальваническойразвязки, выход преобразователя сигналов подключен к первому входу кбЯ мутатора, к второму входу которого подключен выход делителя частоты, выход коммутатора подключен к входу формирователя импульсов, выход кото" рого соединен с первым входом буферного регистра, первый выход которого подключен к входу блока управления, второй выход - к первому входу регистра записи и кодирования информации, выход которого соединен с входом формирователя контрольного разряда, выход которого подключен к первому входу, регистра памяти, выход регистра записи и кодирования информации подключен к первому входу первого элемента ИЛИ, выход которого соединен с входом усилителя, первый и второй выходы которого подключены соответственно к входам первого и второго блоков гальванической развязки, выходы которых сбединены соответственно с первым и вторым входами блока выходных усилителей, выходы которого соединены с линией связи,второй выход делителя частоты подключен соответственно к первым входам управляемого делителя частоты и первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого подключенк второму входу буферного регистра,выход управляемого делителя частотыподключен соответственно к вторымвходам регистра записи и кодирования информации и регистра памяти и,соответственно,к первым входам счетчика импульсов и второго элемента И,выход которого соединен соответственно с вторыми входами счетчика импульсов, второго элемента ИЛИ и спервым входом переключателя, выход которого подключен соответственно к третьему входу буферного регистра и к первому входу формирователя кода, выход которого соединен с вторым входом первого элемента ИЛИ, выход счетчика импульсов соединен с входом дешифратора импульсов, выход которого подключен к первому входу триггера, выход которого соединен соответственно с третьими входами ре гистра записи и кодирования информации и регистра памяти, выход которого соединен с четвертым входом регистра записи и кодирования информации, второй выход дешифратора импульсов подключен к первому входу третьего элемента ИЛИ, выход которого че5 960898рез элемент НЕ соединен с вторым входом триггера, второй выход которогосоединен с вторым входом формирователя кода, третий выход дешифратораимпульсов соединен с вторым входомпереключателя, четвертый выход дешифратора импульсов соединен с вторым входом вТорого элемента И, первый выход блока управления подключенсоответственно с третьим входом блока выходных усилителей и переключа.теля,.второй выход блока управления соединен с входом группы элеметов ИЛИ, первый выход которого подключен к второму входу третьего элемента ИЛИ, второй выход группы элементов ИЛИ подключен соответственнок второму входу управляемого делителя частоты и к входу второго элемента НЕ, выход которого соединен свторым входом первого элемента И, наприемной стороне введен блок согласования, фильтр, блок гальванической развязки, блок сравнения, линейный усилитель, счетчик импульсов,элемент И, группа элементов И, формирователь стробов, переключатель,второй дешифратор импульсов, буферный регистр, сумматор, распределитель импульсов, блок контроля, груп.па элементов ИЛИ и делитель частоты, выход блока согласования черезпоследовательно соединенные фильтри блок гальванической развязки соединен с входом линейного усилителя,первый и второй выходы которого соединены соответственно с первым ивторым выходами блока сравнения,выход которого соответственно подключен к первым входам первого дешифратора импульсов, счетчика импульсов и элемента И, выход которого соединен с первым входом первойгруппы элементов И, выход которогоподключен, соответственно, к первымвходам блока контроля и буферногорегистра и к входу группы элементовИЛИ, выход которого соединен с первым входом сумматора, выход которого соединен с первым входам второгодешифратора импульсов, выход которого подключен к второму входу буферного регистра, к третьему входу которого подсоединен выход блока контроля, выход счетчика импульсов подключен к второму входу первого дешифратора импульсов, первый и второйвыходы которого подключены соответственно с первым входом переключателя и с входом триггера, первыи выходкоторого соединен с вторым входомсчетчика импульсов, второй выходсоответственно с вторым входом переключателя и элемента И, и к первомувходу распределителя импульсов, выход которого соединен соответственно с вторым входом блока контроля и с входом формирователя стробов,О первый выход которого подключен соответственно к второму входу второго дешифратора импульсов и третьемун- входу переключателя, второй выход фор.мирователя стробов подключен к вто 5 рому входу сумматора, третий выход -к четвертому входу переключателя,выход которого подключен к первомувыходу устройства и к первому входувторой группы элементов И, выход ко 20 торого подключен к второму выходуустройства, выход буферного регистрасоединен с вторым входом второй группы элемента И, второй выход распределителя импульсов подключен к второ"25 му входу первой группы элементов И,выход делителя частоты подключен квторому входу распределителя импульсов, первый и второй выходы блока согласования соединены с линией связи.50 Устройство также содержит блокгальванической развязки, состоящийиз оптрона, резисторов, транзистора,стабилитрона и источника питания,катод фототиристора оптрона соединен с первым выводом первого резистора и катодом стабилитрона, анодкоторого подключен к базе транзистора, эмиттер которого соединен спервым выводом второго резистора ис выходом блока гальванической раз"вязки, анод фототиристора оптронасоединен с положительным полюсом источника питания и коллектором транзистора, вторые выводы первого и45второго резисторов подключены к отрицательному полюсу источника питания,На фиг. 1 представлена блок-схе"ма передающей части устройства; на50фиг. 2 - блок-схема приемной части.Устройство содержит преобразователь 1 сигналов, коммутатор 2, Формирователь 3 импульсов, буферный регистр 4, регистр 5 записи и кодирова. ния информации, формирователь 6 контрольного разряда, регистр 7 памяти,делитель частоты 8, блок 9 управления, управляемый делитель частоты 1.первый элемент И 11, второй эле мент ИЛИ 12, генератор 13 импульсов, второй элемент НБ 14,переключатель 15,группа элементов ИЛИ16, триггер 17, счетчик 18 импульсов,дешифратор 19 импульсов, второй элемент И 20, третий элемент ИЛИ 21,первый элемент НБ 22, первый элемент ИЛИ 23, предварительный усилитель 24, блоки 25 и 26 гальванической развязки, блок 27 выходных уси Олителей, линию связи 28, блок 29согласования, Фильтр 30, блок 31 гальванической развязки, блок 32 сравнения, линейный усилитель 33, счетчик,34 импульсов, первый дешифратор 35 15импульсов, триггер 36, элемент И 37,Формирователь 38 стробов, переключатель 39, вторую группу элементов И 40,второй дешифратор 41 импульсов, бу"ферный регистр 42, блок 43 контроля, 2 рвторую группу элементов И 44, сумматор 45, распределитель 46 импульсов, группу элементов ИЛИ 47, делитель 48 частоты, формирователь 49кода. Блок 25 содержит оптрон 50, дстабилитрон 51, резисторы 52 и 53,транзистор 54 и источник питания(непоказан 7,Преобразователи 1 сигналов представляют собой трехфазные электросчетчики, например, типов САЗУ-И 687или СР 4 У-И 689, с частотным выходом,которые радиально, посредством линийсвязи, подключены к входам коммутатора 2 и предназначены для выдачи35информации о потреблении электроэнергии предприятием.Коммутатор 2 предназначен для организации режимов работы устройства и согласования линий связи, ко 4 Цторыми подключены счетчики-датчикик входам устройства, В состав блокавходят субблоки подстройки и индика"ции, переключатели и измерительноеустройство, например, типа И 4206,Блоком задаются или стартстопный ре 45жим работы, или режим самоконтроля.В первом случае входной является инФормация, поступающая от счетчиков-датчиков, т.е. устройство работаетна передачу, во втором устройство вырабатывает сигналы, имитирующиеработу счетчиков-датчиков и позволяет осуществлять подстройку основных блоков и судить о их работоспособности. Измерительное устройствопозволяет при согласовании линийсвязи со входами устройства уста -навеивать необходимое значение тока в гиниях связи, Субблок индикации позволяет осуществлять визуальный кон троль поступающей на вход устройства информации и состоит из светодиодов, например, типа АЛ 102 Б. При необходимости субблок индикации может быть отключен. Формирователь 3 импульсов состоит из Фильтра и триггеров Юмитта и предназначен для Формирования прямоугольных импульсов, необходимых для нормального функционирования интегральных схем, например, серии К 155 из несинусоидальных колебаний, поступающих из линий связи, а также для защиты информационных входов устройства от помех,Буферный регистр 4 выполняет функции приема и распределения поступающей информации, а также ее хранения в течение времени обработки, т.е.когда она кодируется., В состав блока входят регистры сдвига, ключи, триг" геры и отдельные логические цепи, Информация на вход блока поступает асинхронно, при этом сигналом для занесения информации в регистр является наличие ее на любом из входов блока. Занесение осуществляется после окончания входного информационного импульса. При появлении информации хотя бы в одной ячейке регистра последний вырабатывает сигналы, поступающие в блок 9 управления, который, в своа очередь, переводит устройство в режим передачи, Информация в буферном регистре объединяется в группы по два байта, причем выдача на кодирование осуществляется по байту и каждый байт кодируется отдельно. При передаче каждая группа имеет свой синхроимпульс. Выдача групп информации на кодирование осуществляется последовательно, начиная с младшейпо сигналам переключателя 15. Переданная на кодирование информация стирается и на ее место может быть записана новая, которая может поступить в течение времени передачи, при этом поступившая информация будет выдаваться на кодирование в следующем цикле пере-, дачи. Регистр 5 записи и кодирования информации выполняет функцию хранения в течение времени кодирования предназначенной для кодирования информации и является реверсивным. Занесение информации в регистр осу96089ществляется параллельно, а выдача =последовательно,Формирователь 6 контрольного разряда предназначен для повышения достоверности передаваемой информации и осуществляет кодирование последней в модифицированном коде Хэм,":минга, при этом вырабатываются четыре контрольных разряда согласно выражениям. 1 ОК 1 =Р 3 1 Р 5 + Р 7 + Р 9 + Р 11;К 2 Р 3 Ф Рб + Р 7 + Р 10 + Р 11;К 4 =Р 5. + Рб + Р 7 + Р 12;К 8 =Р 9 + Р 10 + Р 11 + Р 12;где знак "плюс" означает суммирова- ыние по модулю два;К 1, К 2, К 4 и К 8 - первый, второйтретий и четвертый соответственно контрольные РазрядыР - номера разрядов информации в 20немодифицированном коде Хэм"монга,когда номера разрядов,кратные степени 2, т,е, позиции 1, 2, 4, 8, 16 предназначены для контрольных символов,В данном случае передается информация, начиная с младших разрядов,.после чего аналогично следуют конт-.рольные разряды, позволяюцие на прием;ной стороне определить искажениепе, редаваемой информации, т.е, ошибку,и исправить ее. В состав блока входятэлементы ИСКЛЮЧАЮЦЕЕ ИЛИ, выполняющие роль сумматоров по модулю два.Регистр 7 памяти является реверсив 33ным и предназначен для хранения закодированной,информации. Делитель 8 частоты вырабатывает сигналы, которыепоступают в коммутатор 2 и предназначены для имитации работы счетчи-.40ков-датчиков. На вход блока поступает опорная частота, вырабатываемаягенератором 13 импульсов. В составблока входят счетчики и триггеры.Блок 9 управления осуществляет4обработку сигналов, поступающих избуферного регистра 4 при наличии информации, и переключает передающий полукомплект из ждущего режимаработы в режим передачи. По сигналу ффблока 9 управления блок 27 выходных усилителей подключает к выходуустройства линию 28 связи, отключаяс ее зажимов нулевой потенциал, который запирал приемный полукомплект,запрещая поступление каких-.либо помех на вход последнего при отсутствии передаваемой информации, что по 8 10вышает надежность функционированиявсего устройства в целом,Управляемый делитель 10 частотыфункционирует только во время кодирования и передачи информации и предназначен для формирования тактовойчастоты. В состав делителя 10 входятсчетчики и триггеры Элементй 11 Ии 12 ИЛИ предназначены для организации работы буферного регистра 4. Генератор 13 функционирует постояннои предназначен для Формирования ста"бильной опорной частоты. В составгенератора входят кварцевый задаю-,щий автогенератор и счетчики, Элемент14 НЕ управляет работой элемента11 И. Переключатель 15 предназначендля организации режимов работы буФерного регистра 4 и состоит из счетчика и дешифратора. Группа 16 элементов ИЛИ согласно сигналам, поступающим от блока 9 управления, осуществляет управление делителем 10 иэлементами 14 и 21. Триггер 17 предназначен для отработки сигнала син"хроимпульса, а также для организации режимов работы регистра записии кодирования информации 5 и регистра 7 памяти, Счетчик 18, дешифратор19, второй элемент И 20, третий элемент ИЛИ 21, элемент НЕ 22 и форми"рователь 49 образуют формировательдлительности синхроимпульса. Функционирует формирователь длительностисинхроимпульса следующим образом.Как только в буферный регистр 4 поступает инФормация, блок 9 управления разрешает работу всего передаю"щего попукомппекта и с выхода управляемого делителя 10 частоты начинаютпоступать импульсы тактовой частоты.Импульсы тактовой частоты поступаютна счетный вход счетчика 18, а такжев регистры 5 и 7. Первый же импульс,поступивший в счетчик 18 и расшифрованный дешифратором 19, переводиттриггер 17 в состояние логическойединицы, При этом триггер 17 разрешает паралпельную запись информациив регистрах 5 и 7, т.е. начинаетсяпроцесс кодирования. Одновременно начинается отсчет длительности :инхроимпульса. По сигналу переключателя15 формирователь 49 кода Формируетсоответствующий код, который черезэлемент 23 ИЛИ поступает в усили"тель 24 предварительного усиления и,далее, в линию 28 связи. Девятый импульс с выхода счетчика 18 через це11 96089 шифратор 19 и элементы 21 и 22 переводит триггер 17 в исходное состояние. При этом оканчивается формирование синхроимпульса, длительность которого в данном случае равна восьмиимпульсам тактовой частоты, и регистры 5 и 7 переводятся в режим сдвига. Информация из регистра 7 памяти поступает в регистр 5 записи и кодирования информации, и через элемент 1023 ИЛИ -.в усилитель 24.Выдача информации осуществляется в следующем порядке. Сначала следует байт собственно передаваемой информации, далее контрольные символы и 1 З служебный такт, который передается отсутствием сигнала. Во время служебного такта, который является по счету тринадцатым, осуществляется анализ принятой информации в прием ном полукомплекте на наличие ошибок и их коррекции. Служебный такт предназначен также для самоконтроля приемного полукомплектапри наличии сигнала во время служебного такта в 23 приемном комплекте осуществляется стирание принятой информации из буферного регистра 42 и комплект переходит в ждущий режим, таким образом осуществляется защита от сбоев пере- Зр дающего полукомплекта. Кроме того, во время служебного такта в передаю" щем комплекте осуществляется подготовка к занесению в регистр 5 следующей группы из буферного регистра 435 при наличии последней. Тридцать пя тым импульсом, поступающим из дешифратора 19, что означает конец передачи информации данной группы, счет" чик 18 посредством элемента И 20 устанавливается в исходное, нулевое, состояние, а в регистр 4 посредством элемента ИЛИ 12 разрешается занесение новой порции информации вместо переданной. Бсли новая информация от 43 сутствует и в других группах регистра 4 также не было информации, то передающий полукомплект переводится в ждущий режим, В противном случае переключатель 15 разрешает работу со следующей группой информации, и цикл передачи повторяется.Усилитель 24 осуществляет преобразование сигналов, поступающих с выхода интегральных схем устройства, а также их инвертирование. Прямой и фф инверсный сигналы поступают в блоки 25 и 26 соответственно, Блоки 26 и 25 гальванической развязки осуществляют гальваническую развязку пере. дающего полукомплекта и линии связи, что повышает помехозащищенность. В состав блоков входят оптрон 50, транзистор 54 стабилитрон 51, резисторы 52 и 53, источник питания(не показан),Блок 27 выходных усилителей формирует двухполярный сигнал, который поступает в линию связи, Параметрывыходных сигналов блока определяются скоростью передаваемой информации.Блок 27 осуществляет также коммутации линии 28 связи. 1 оследняя соединяет между собой передающий и приемный полукомплекты устройства. Блок29 согласования осуществляет согласование параметров линии связи совходом приемного полукомплектаФильтр 30 пропускает на вход приемного полукомплекта сигналы, следующиес частотой передаваемой информации,повышая тем самым помехозащищенность устройства, Блок 31 гальванической развязки осуществляет гальваническую развязку линии связи и приемного полукомплекта. Блок 32 сравнения осуществляет обработку двухполярных импульсов поступающей ийформации и при соответствии положительного и отрицательного импульсов разрешает дальнейшее прохождение информации, осуществляя защиту приемно. го полукомплекта от проникновенияложной информации, что повышает надежность устройства в целом. Линейный усилитель 33 преобразует амплитуду сигналов, поступающих из блока 31, до уровня, необходимого для нормального функционирования логических интегральных схем.Счетчик 34, первый дешифратор 35 и триггер 36 образуют селектор длительности синхроимпульса, которыйфункционирует следующим образом.Принимаемая информация из блока 32равнения поступает на входы счетчика 34, дешифратора 35 и элемента37 И, который исходно находится взакрытом состоянии. Счетчик 34 определяет длительность синхроимпульса путем заполнения его импульсами тактовой частоты. Бсли длительность синхроимпульса соответствует заданной, в данном случае восьми тактам, то счетчик 34 через первый дешифратор 35 переводит триггер 36 в состояние логической единицы, разрешая тем самым работу элемента898 13 960И 37. При этом разрешается дальнейшее прохождение информации на дешифровку. Если длительность синхроимпульса не соответствует заданной, топриемный полукомплект отключается.Дешифратор 35 согласно коду, поступающему в течение синхроимпульса, определяет номер передаваемой группыинформации и выдает соответствующиесигналы переключателю 39. Селектордлительности синхроимпульса осуществляет также синфазирование передающего и приемного полукомплектов, приэтом допускается расхождение длительности тактовых импульсов до 403.Элемент И 37 выполняет функциюключа, коммутирующего вход приемногополукомплекта, Формирователь 38 осуществляет тактирование отдельныхблоков полукомплекта исостоит изсчетчиков, дешифраторов и логическихэлементов. Переключатель 39 определяет принадлежность принятой информации определенной группе и управляет выдачей информации. Группа 40 элементов И предназначена для выдачипринятой информации на выход устройства. Дешифратор 41 осуществляет оп.ределение номера разряда, в которомпроизошло искажение информации, БуФерный регистр 42 предназначен дляхранения принятой информации до момента ее выдачи на выход устройства,а также для исправления возможнойошибки по сигналам дешифратора 41.Блок 43 контроля осуществляет контроль эа служебным тактом. При егоотличии от заданного принятая информация стирается как ложная. Группа 44 элементов И осуществляет распределение поступающей информациивыделение информационных и контрольных разрядов, Сумматор 45 по модулюдва накапливающего типа предназначен для обработки поступающей информации с целью обнаружения номеравозможного искаженного разряда. Сумматор 45 функционирует согласно выражениям1= Р 1 + Р 2 + Р 4 + Р 5 + Р 7 + Р 9;2= Р 1 + Р 3 + Р 4 + Рб.+ Р 7 + Р 10;3= Р 2 + Р 3 + Р 4 + Р 8 + Р 11;4= Р 5 + Р 6 + Р 8 + Р 12,где знак "плюс" означает суммирование по модулю два1 4 - номера проверок.Иэ полученных проверок дешифратор41 определяет код искаженного разряда в виде 4 3 2 1. Сумматор 45 состоит из регистра и элементов ИСКЛОЧАЮЦЕЕ ИЛИ.Распределитель 46 импульсов осуществляет синхронную работу блоков5 приемного полукомплекта и состоит иэреверсивного регистра сдвига. Группа 47 элементов ИЛИ предназначенадля организации ввода информации в, сумматор 45. Делитель 48 осуществля 10 ет синхронизацию приемного полукомплекта и абонентов принятой информации,Формирователь 49 кода формируетсинхроимпульс в соответствии с номером передаваемой группы информации.8 состав блока входят счетчик и дешифратор.Принцип действия передающего иприемного полукомплектов устройства20 заключается в следующем.Цикл передачи, Генератор 13 постоянно вырабатывает импульсы опорной частоты, которые поступают навход делителя 8 частоты. С первого2 выхода делителя 8 частоты импульсыпоступают в блок коммутации, а совторого - на соответствующие входыуправляемого делителя 10 частоты иэлемента 11 И, При этом, если от пре"30 образователей 1 сигналов в буферныйрегистр 4 не поступило ни одного информационного сигнала, т.е. в буферном регистре 4 нет информации, тоблок 9 управления, в соответствии ссигналами буферного регистра 4; запрещает работу блона 27 выходных усилителей и переключателя 15, а также вырабатывает сигналы, поступающие на входы группы 16 элементовИЛИ. Блок 27 выходных усилителейотключает свои выходы от линии 28связи, а к обоим входам линии 28 связи подключает нулевой потенциал, запрещая тем самым работу приемногополукомплекта. При этом исключаетсяпроникновение какого-либо рода помехиэ линии 28 связи в приемный полу"комплект, что повышает помехозащищенность. Группа 16 элементов ИЛИ вырабатывает импульсы, которые черезэлемент 21 ИЛИ и элемент 22 НЕ поступают на вход "Установка в "0" триггера 17, запрещая тем самым его работу, а также запрещает работу управляемого делителя 10 частоты, а через55,элемент 14 НЕ разрешает работу элемента 11 И. При этом импульсы с выхода делителя 8 через элемент 11 Ии элемент 12 ИЛИ поступают в буфер15 960 ный регистр 4, где ими осуществляет" ся опрос ячеек регистра на наличиеинформации,Как только хотя бы в одной из ячеек буферного регистра 4 появится информация, блок 9 управления переводит устройство в режим передачи, При этом блок 27 выходных усилителей подключает к своим выходам линию 28 связи, разрешается работа переключателя15 групп, а группа 16 элементов. ИЛИ посредством элементов 21 ИЛИ и 22 НЕ разрешает работу триггера 17 и посредством элемента 14 НЕ запрещает работу элемента 11 И, Одновременно груп па 1 Ь элементов ИЛИ разрешает работу делителя 10. В буферный регистр 4 прекращается поступление импульсов опроса, а тактовые импульсы с выхода управляемого делителя 10 начинают поступать в регистры 5 и 7, а также на входы счетчика 18 и элемента .".20 И. По сигналу переключателя 15 групп с буферного регистра 4 разрешается выдача первого байта первой группы информации на кодирование. Первый же тактовый импульс, поступивший в счетчик 18 через дешифра" тор 19 устанавливает триггер 17 в состояние логической единицы, при этом регистры 5 и 7 переводятся в режим параллельного занесения ин" Формации. Одновременно начинается от. работка синхроимпульса; сигнал со второго выхода триггера 17 разрешает работу формирователя 49 кода. По сигналу переключателя 15 формирователь 49 кода вырабатывает соответствующий код, который с выходом блока через элемент 23 ИЛИ поступает в усилитель 24 и, далее, через блоки 25 и 26, а также блок 27 выходных усилителей, в линию 28 связи, Первым же тактовым импульсом, поступившим с выхода делителя 10, информация с выходов буферного регистра 4 параллель. но заносится в регистр 5, с выходов же регистра 5 информация через Формирователь 6 параллельно заносится в регистр 7. Таким образом, в регистре 5 окажется первый байт первой группы подлежащей передаче ин,Формации, а в регистре 7 " контрольные разряды представляющие зако" дированную модифицированным кодом Хэммйнга информацию первого байта первой группы. Следующим тактовым импульсом аналогично заносится и .кодируется второй байт первой груп 898 16пы информации, Последующие же тактовые импульсы лишь подтверждаютзанесение информации иэ буферногорегистра 4 е регистр 5 и, далее, изрегистра 5 в регистр 7. Одновременно счетчик 18 осуществляет подсчеттактовцх импульсов, в линию 28 связи поступает синхронно каждому такто.вому импульсу соответствующий раз ряд кода группы. Девятый тактовыйимпуЬьс, поступивший в счетчик 18,через дешифратор 19, элементы 21 ИЛИи 22 НЕ, переводит триггер 17 в исходное состояние. При этом запреща-тз ется работа формирователя 49, оканчивается синхроимпульс, а регистры5 и 7 переключаются в режим сдвига.Следующими тактовыми импульсами начи"нается последовательная выдача инфор" р мации в линию 28 связи, которая осуществляется следующим образом. В данном случае регистры 5 и 7 образуютрегистр сдвига, состоящий из двухпоследовательно включенных регистров.Контрольные разряды последовательноиз регистра 7 кода поступают на входрегистра 5, с выхода регистра 5 черезэлемент 23 ИЛИ - в усилитель.24 и,далее, как описано выше. После синзв хроимпульса передается первый байтинформации первой группы, затем соответствующие ему контрольные разряды, далее следует служебный такт, который не несет информации как;тако- ЭВвой и в течение которого в приемномполукомплекте осуществляется анализпринятой информации на наличие ошибки, ипри необходимости, исправление последней, а в передающем комплекте переключатель 15 подготавливает к занесению в регистр. 5 следующейгруппы из буферного регистра 4 приналичии последней, а также разрешает формирователю 49 сформироватькод следующей группы, Кроме того, в 43приемном полукомплекте служебный тактанализируется, при отличии его отзаданного принятая информация счита".ется ложной и стирается. После слу.- жебного такта передается второй байт О информации с соответствующими контрольными разрядами и следующий служебный такт, Таким образом, цикл передачи одной группы осуществляетсяв течение 34-х тактовых импульсов. фф 35-ым тактовым импульсом счетчик 18;устанавливается в исходное, нулевое,состояние, переключатель,15 переводится в состояние, соответствующее17 960898выдаче второй группы информации,одновременно 35-ый тактовый импульсчерез элемент 20 И и элемент 12 ИЛИпоступает в буферный регистр 4, гдеосуществляет последовательный опрогячеек оставшихся, не переданных,групп информации. При отсутствииинформации блок 9 управления переводит устройство в ждущий, ранее описанный, режим. Если в буферном ре - 1 огистре 4 была информация в непереданных группах, то описанный процесспередачи повторяется. При этом, например, если во второй группе информации не окажется, то опрашивается 15и передается третья группа и так да лее, вплоть до последней группы информации. Таким образом, формат цикла передачи определяется наличиеминформации в определенных группах. В щотличие от последовательного опросаи передачи всех групп информации подобный режим сокращает время передачи и позволяет использовать линиюсвязи с большей нагрузкой 25Выходные блоки передающего комплекта функционируют следующим образом, С выхода элемента 23 ИЛИ ин-формация поступает на вход усилителя 24, который осуществляет разделение входного сигнала на прямойи инверсный, а также преобразуетамплитуду сигналов информации до уровня, необходимого для нормальногофункционирования блоков 25 и 2 б, на35входы которых соответственно поступают прямой и инверсный информационные сигналы, Блоки гальваническойразвязки осуществляют гальваническую развязку передающего полукомплек 40,та и линии 28 связи, повышая помехозащищенность устройства, С выходов оптронных блоков информация поступает в блок 27 выходных усилите"лей, далее в линию 28 связи. Блок27 выходных усилителей доводит ампли 45туду информационных сигналов до определенного уровня, определяемогоскоростью передаваемой информации.Например, при скорости передачи200 Бод амплитуда сигнала на входелинии связи 28 должна соответствовать 10 В. В линию 28 связи поступает двухполярный сигнал: прямым информационным сигналом соответствуетположительный уровень, а инверснымотрицательный. Блок 27 выходных усилителей коммутирует также линию 28связи. Цикл приема информации заключается в следующем.Посредством блока 29 согласования осуществляется согласование параметров линии 28 связи со входом приемного полукомплекта. Сигналы с линии 28 связи церез блок 29 согласования поступают на вход фильтра 30, который пропускает лишь сигналы, следующие с частотой передаваемой информации, сигналы с другими частотами фильтром 30 демпфируются. Таким образом, повышается помехозащищенность устройства, С выхода фильтра 30 информация поступает на вход блока 31, который осуществляет гальваническую развязку линии связи с приемным. полукомплектом и, далеена вход линейного усилителя 33, вы" ходы которого соединены с входами блока 32 сравнения. С выходов усилителя 33 поступают прямой и инверсный информационные сигналы, соответствующие положительным и отрицательным сигналам, поступающим из линии связи, Элемент ИЛИ 23 преобразует амплитуду информационных сигналов до уровня, необходимого для нормального функционирования интегральных схем. Блок 32 сравнения осуществляет анализ прямого и инверсного информационных сигналов, длительность ко" торых должна быть равна. В противном случае блок 32 запрещает дальнейшее прохождение информации, С выхода блока 32 признаков информация поступает на входы счетчика 34, первого дешифратора 35 и элемент И 37, работа которого запрещена триггером 36, Счетчик 34 определяет длительность синхроимпульса, а дешифратор 35 определяет код принимаемой группы информации. После окончания синхроимпульса счетчик 34 выдает сигнал дешиФратору 35, который, в свою очередь, переводит триггер 36 в состояние логической единицы и выдает сигналы переклюцателю 39., Триггер 36 запрещает дальнейшую работу сцетцика 34, разрешает работу элемента 37 И и распределителя 4 б импульсов; а также разрешает прием переключателю 39 сигналов дешифратора 35. С выхода зле мента 37 И информация поступает на входы группы 44 элементов И, работа которой синхронизирована распределителем 4 б импульсов. С выходов группы 44 элементов И информация поступает в буферный регистр 42 и через