Формирователь тестов

(19) 04 006 Р 11/ АВТОРСКОМ ычисельнойано в ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(56) Четвериков В,Н. и др. Вычислительная техника для статического моделирования, - М.: Советское радио,1978, с.234, рис.6.1Авторское свидетельство СССРФ 1010632, кл. С 06 Р 11/26, 1981.(57) Изобретение относится к влитальной и контрольно-измериттехнике и может быть исдользоврадиоэлектронной промышленности в процессе серийного производства мик ропроцессов. Целью изобретения является расширение функциональных возможностей за счет обеспечения Аормирования тестов для контроля ми ропроцессорных элементов. Формирователь тестов содержит блок задания режима работы 1, блок синхронизации 2, блоки Аормирования входных воздействий 3.13,п, узел выда чи теста 4, генератор псевдослучайных кодов 5. Поставленная цель достигается введением дополнительных блоков Аормирования входных воздействий, измерением структуры и блока вьдачи теста, что позволяет формировать команды различных Форматов для микропроцессора, указанного типа.з.п, А-лы, 9 ил,1291986Ого Ов Ощ От 27, Отг 7. Огп Э 8 От 550= Ку Сиротская Корректор Н,Корол Подписноеомитета СССРоткрытийшская наб., д,4/ тие, г,ужгород, ул.Проектная,412919 862 1Изобретение относится к вычислительной и контрольно-измерительнойтехнике и может быть использованов радиоэлектронной промышленности впроцессе серийного производства 5микропроцессоров.Цель изобретения - расширениеАункциональных воэможностей за счетобеспечения Аормирования тестов дляконтроля микропроцессорных элементов,Формирователь тестов (Аиг,1)содержит блок 1 задания режима работы, блок 2 синхронизации, блоки3.13.п Аормирования входных воз 15действий, узел 4 выдачи теста, генератор 5 псевдослучайных кодов,Блок 1 задания режима работы(Аиг,2) содержит дешиАратор 6 (образованный дешифратором 7, элементами ИЛИ 8, 18.4), элементыИ 9.19.4, регистр 10 (образован триггерами 10,1. ,10,4), элемент И 11,Блок 3.1 (3,2) Аормирования входного воздействия (первый и четвертыйблоки) (Аиг.З) содержит регистр 12(в него записывается код операции),регистр 13 (записывается первый операнд), регистр 14 (записывается второй,операнд), регистр 15, триггеры16 и 17, делитель 18 частоты, образованный .триггером 19, дешиАратором20, элементом ИЛИ 21, элементом И 22,делитель 23 частоты, образованныйдешифратором 24, элементом ИЛИ 25,элементом И 26, а также элемент И 27.Второй блок 3.3 Аормирования входных воздействий (Аиг,4) содержит де 40литель 28 частоты, образованный триггером 29, дешифратором 30, элементомИЛИ 31, элементом И 32, регистр 33(хранит второй операнд), элементы45И 36 и 37,триггеры 38 и 39,регистр 40.Третий блок 3.4 Аормирования входных воздействий (Аиг,5) содержит делитель 41 частоты, образованный триггером 42, дешиАратором 43, элементомИЛИ 44, элементом И 45, регистр 46(хранит код условия), регистр 48 (хранит первый операнд), регистр 49(хранит второй операнд), триггеры 50 - 52,элементы И 53 - 55, регистр 56,Узел 4 выдачи теста (Аиг,6) содержит блок 57 памяти, образованный мультиплексором 58, регистром 59, элементом И 60, мультиплексор 61, образованный элементами И 62-65 и элементомИЛИ 66, счетчик 67, образованный элементами И 68 и 69 и распределителем70 импульсов, триггер 71, элементИЛИ 72,Блок 2 синхронизации (Аиг.7) содержит триггер 73, генератор 74 тактовых импульсов и элемент И 75,Генератор 5 псевдослучайной последовательности (Аиг.8) содержит регистр 76 сдвига, элемент И-НЕ 77,сумматор 78 по модулю два,элементИЛИ 79.На Аиг.З - 5 приведены примеры выполнения блоков 3.1 (3.2), 3.3 и3.4, которые формируют первый (второй), третий и четвертый Аорматы команд соответственно для микропроцессора типа 1 ИТЕЕ 8080, К 580 и другиханалогичного типа.Для пояснения работы Аормирователя тестов, Аормнрующего команды различных Аорматов для микропроцессорауказанного типа, используется структура форматов команд микропроцессо 1ра (Аиг. 9) .Поскольку структуры Аорматов (число и назначение) полей команд первого (Аиг,9, 3.1) и второго (Аиг.9, 3,2) форматов отличаются только разрядностью, то в качестве примера предлагается реализация блоков 31 и 3,2 по одной: и той же функциональной схеме, Отличие между схемами двух этих блоков состоит только в разрядности обрабатываемой инАормации.Блок 1 задания режима работы (фиг.1 и 2) предназначен для Аормирования случайной последовательности типов Аорматов и кодов чисел, поступающих с выходов генератора 5 (фиг.1),ДешиАратор 7 (Ьиг,2) предназначен для выбора из случайной последовательности чисел, которые можно использовать для Аормирования кодов операций тестовых команд, Каждый из элементов ИЛИ 8,1. 8.4 объединяет выходы Д 1Д 4 дешиАратора 7, соответствующие командам с первого - четвертого Аорматов, Элементы И 9,1 9,4 предназначены для формирования случайного сигнала выбора команд и Аорматов на основании выходных сигналов элементов ИЛИ 8.1. ,8.4 и кодов случайных чисел от генерато 1291986+ У, 04 Х + о. то з ф 5)ь Хо45 ра 5, Сигналом с выходов 9.19.4элементов И 9,19.4 выбираетсясоответствующий блок 3.13.4формирования первого - четвертогоФорматов команд (фиг, 1),5Триггеры 10,1 ,10,4 (фиг,2)предназначены для хранения признакаформирования тестовой команды первого - четвертого форматов до завершения этой операции, 10Элемент И 11 закрывает дешифратор 7 до момента окончания формирования полного формата тестовой команды.Блоки 3.13.4 предназначеныдля формирования первого - четвертого форматов (фиг.9) команд для проверки микропроцессора.Структура блоков 3.1 и 3,2 аналогична, отличие между блоками состоит только в разрядности обрабатываемой информации,Регистры 12, 33 и 46 (фиг.3-5)предназначены для хранения кода операции команд первого (второго), третьего и четвертого форматов соответственно,Дешифраторы 20, 24, ЗО и 43 предназначены для выявления среди последовательности случайных чисел с выходов генератора 5 блоков 3.1(3.2),разрешенных кода значения первого,второго операндов для первого (второго) форматов команд, кода значенияпервого операнда для третьего формата 35команды и значения кода условия длячетвертого формата команды,Дешифраторы срабатывают толькойри наличии сигналов на управляющихвходах ч, и 140В регистры 35, 48 и 49 возможназапись информации только при одновременном наличии синхросигнала наС-входе и разрешающего сигнала наЧ-входе.Триггеры 19, 16, 17, 29, 39, 38,42, 50, 51, 52 и 55 предназначеныдля блокировки следующего этапа формирования Формата команды до завершения формирования текущего элемента Формата. Например, триггер 6(фиг.З) нулевым выходом разрешаетформирование кода первого операндав регистре 13, а единичным - формирование второго операнда в регистре 14.Регистры 15, 40 и 56 предназначены для хранения полного формата тестовой команды. Блок 4 (фиг.6) предназначен для организации потактной выдачи кода тестовой команды, сформированной в одном из блоков 3,13.4, Тестовая команда выдается из регистра 59.Элементы И 62 - 65 предназначены для формирования сигналов установки в исходное состояние соответствующих блоков 3,1. 3.4.Мультиплексор 8 блока 57 памяти реализует следующую логическую функцию 2 2 = У 1, (П 1 П 2 РЗ) Х +15, О.(Р,Л.) - означает, что код содержит разряды полей0;Л, выдаваемых свиходов регистров 15.1(15.2), 40 и 56;Х . - сигнал с выхода триггера 10, блока 1 (да 1,),По каждому сигналу У . происхо 10 .дит передача одного байта форматакоманды с одной из групп входов(15.1) (15.2) 40 и 56 в регистр 53блока 57 памяти. Блок 2 (фиг.7) предназначен для формирования двух последовательностей сдвинутых друг относительно друга тактовых импульсов на выходах 2,1 и 2.2 соответственно.Наличие сдвигового, например,ш - разрядного регистра 76 позволяет формировать последовательность чисел длиной (2). При тп = 8 длина (пери91986 6 входы дешифратора 7 блока 1.При обнаружении очередного допустимого кода операции команды -гоАормата срабатывает один из элементов ИЛИ 8,1, выходной сигнал которого открывает. элемент И 9,д,Если в это же время на -м входе дешиАратора 7 присутствует единичный сигнал, элемент И 9, срабатывает по импульсу со входа 2.2 иустанавливает соответствующий триггер 10. в единичное состояние. Поэтому сигнал с выхода элемента И 11снимается, и, следовательно, дешиАратор 7 закрывается по Ч-входу домомента окончания Аормирования команды выбранного Аормата,йОдновременно выходной сигнал элемента И 9.1. через выход 9. блока 1 поступает на одноименный вход соответствующего блока 3,Предположим, что блоком 1 выходным сигналом с выхода 9,1 задано 5 12од) последовательности равна 255 чисел,Форматы команд (Аиг.9) АормируетАормирователь. При этом обозначенияпозиций Аиг,9 - 3.1 соответствует1-му (1,4) Аормату команды, Обозначения полей Л, Ц Е 1,5) в соответствующих позициях Аиг,9 соответствуют полям выходных регистров 25,40 и 56 блоков 3. 1 (3,2), 3.3 и 3.4,Кроме того, на Аиг.9 использованы обозначения: КОП - код операции;Р - получ. (источ.) - код регистраполучателя (источника); мл (ст.)младшие (старшие); КОД УСЛ, - кодусловия.Формирователь работает следующимобразом,В исходном состоянии все элементы памяти установлены в нулевое состояние (цепи начальной установкине показаны). По сигналу пуска триггер 75 блока 2 (Аиг.7) устанавливается в единичное состояние и включает генератор 74, который начинаетАормирование тактовых импульсов навыходах 2,1 и 2.2.По каждому тактовому импульсу свыхода 2.1 блока 2 осуществляетсясдвиг инАормации в регистре 76 генератора 5 и Аормирование нового кода случайного числа на группе выходов генератора 5 (фиг.8)Каждый случайный код с выходагенератора 5 (Аиг, 1) поступает на 5 10 15 20 25 30 35 40 45 50 55 Аормирование команды первого Аорма-та (Аиг.9, поз.3.1), Поэтому по заднему Аронту второго импульса с выхода 2,2 блока 2 происходит запись посигналу с входа 9,1 блока 3.1 кодаоперации команды с выходов генератора 5 блока 3.1 (Аиг.З) в регистр12. Кроме того, этим же сигналомтриггер 19 устанавливается в единичное состояние и открывает по входу71 дешиАратор 20,По очередному первому тактовомуимпульсу генератор 5 (Аиг.1) Аормирует следующее случайное число, Если это число, соответствует допусти- .мому коду первого операнда, сигналс выхода дешифратора 20 через элемент ИЛИ 21 открывает элемент И 22.Элемент И 22 срабатывает по очередиому второму тактовому импульсус входа 22 блока 3. 1 и разрешаетзапись по заднему Аронту этого импульса кода операнда в регистр 13,а также устанавливает триггер 16 вединичное состояние. Этот триггер16 закрывает (открывает) сигналомс нулевого (единичного) выхода дешиАратор 20 (дешиАратор 24 по входу Ч 1),Далее аналогично описанному формируется очередное случайное числогенератором 5 (Аиг.1) и осуществляется его анализ дешиАратором 24(Аиг.З), запись в регистр 14 и установка в единичное состояние триггера 17.Если на этапе формирования первого или второго операнда очередноеслучайное число не соответствует до-,ъ,пустимому коду соответствующего операнда, блок 3.1 (3,2) своего состояния не изменяет до тех.пор, пока свыходов генератора 5 не поступит до-.пустимое число.После установки по заднему фронту соответствующего второго импульса триггера 17 в единичное состояние закрывает по входу 72 дешифратор 29 и открывается элемент И 27,Этот элемент срабатывает по очередному второму тактовому импульсу свхода 2.1 блока 3. 1 и разрешает запись инАормации с выходов регистров12 - 14 в соответствующие поля О 1,02 и 03 регистра 15,Одновременно выходной сигнал элемента И 27 блока 3.1 поступает через элемент ИЛИ 72 на Б-вход триггера7 1 блока 4 (Фиг.6) и устанавливаетего по заднему Фронту в единичноесостояние. При этом открываются элементы И 65, 68 и 60.Далее по очередному первому тактовому импульсу с входа 2,2 срабатывает элемент И 68, выходной сигнал которого переводит распределитель 70 в первое состояние.Сигнал с выхода 70.1 распределителя 70 и код с выхода регистра 10блока 1, в котором присутствует нульв разряде, соответствующем триггеру10,1, а в остальных - единицы, настраивают мультиплексор 58 на соединение выходов регистра 15 блока 3.1с группой В-входов регистра 59.Кроме того, по сигналу с выхода70.1 срабатывает элемент И 62, выходной сигнал которого поступаетна К-входы триггеров 19, 16 и 17блока 3,1 (фиг.З) и устанавливает ихв исходное состояние. Аналогично устанавливается в нулевое состояние итриггер 10. 1 в блоке 1. В результа-те этого через элемент И 11 по Чвходу открывается дешиАратор 7 блока1 (Фиг.2), Кроме того, по очередному первому тактовому импульсу с входа .2, 1 блока 4 срабатывает элемент И 69,выходной сигнал которого устанавливает распределитель 70 в исходное,(нулевое) состояние,Далее Формирователь переходит кформированию следующей команды теста аналогично описанному.Рассмотрим Аормирование командблоками 3,3 и 34 (фиг. 1),Работа блока 3.3 аналогично описанному начинается после выделениякода операции и типа формата блоком 1. При этом по заднему Аронтусигнала с входа 9,3 блока 3.3 осуществляется запись кода операции врегистр 33 и, кроме того, установка в единичное состояние триггера29, который сигналом с единичноговыхода открывает по Ч 1-входу дешифратор 30.Дешифратор 30 производит выделение из последовательности случайныхкодрв, поступающих на входы 8 блока 3.3, первого допустимого кодапервого операнда (регистра получателя) (Аиг.9 поз.З,З команды третьего Формата),При поступлении на его П-входтакого кода через элемент ИЛИ 31 открывается элемент И 32, который поочередному второму тактовому импульсу с входа 2,2 блока 3,3 срабатываети по заднему Фронту разрешает запись5 кода операнда в регистр 34, а также устанавливает триггер 39 в единичное состояние,Этот триггер 39 сигналом с единичного (нулевого) выхода открывает(блокирует) элемент И 36 (по Ч 2-входу дешиАратора 42), Элемент И 36срабатывает по очередному импульсус входа 2.2 и разрешает запись по15заднему Аронту кода данных с выходовгенератора 5 в регистр 35, а такжеустанавливает триггер 38 в единичноесостояние,Триггер 38 сигналом с единичного(нулевого) выхода открывает (блоки 20рует) элемент И 37 (по Ч-входу регистра 35),По очередному тактовому импульсус входа 2,1 блока 3,3 срабатываетэлемент И 37, выходной сигнал которого разрешает запись инАормации с выходов регистров 33 - 35 в регистр40, и этот же сигнал поступает навход блока 4. В блоке 4 аналогичноописанному происходит срабатываниеэлементов ИЛИ 72, И 68 и триггера71 и Аормирование потенциала на выходе 70,1 распределителя 70.По этому сигналу через группу выходов регистра 40 к П-входам регистра 59 подключаются поля 01, 02 иРЗ регистра 40 блока 3,3 (Аиг.4),образующие первый байт команды третьего Аормата, Далее по очередному им 40пульсу с входа 2,1 блока 4 (Фиг.б)срабатывает элемент И 60, вследствиечего осуществляется запись этой инАормации в регистр 59, С выхода регистра 59 блока 4 код первого байта45команды подается на контролируемыймикропроцессор.По очередному импульсу с входа 2,2блока 4 распределитель 70 переходитво второе состояние, поскольку с выхода элемента И 62 не пришел единичный сигнал на вход сброса триггера64 и вход элемента И 67, и выдаетпотенциал на выходе 70,2, которыйперестраивает мультиплексор 58 наприем содержимого поля П 4 регистра140 с выходов регистра 40, Это полесодержит второй байт команды, Крометого, срабатывает элемент И 63, сигнал с выхода которого выполняет в8610регистр 49), который, срабатывая по очередному импульсу с входа 2,1 блока 3,4, разрешает запись инАормации с выходов регистров 46 - 49 в регистр 56, а также через элемент ИЛИ 72 устанавливает триггер 71 блока 4 (Аиг,б) в единичное состояние9 -12919блоке 4 действия, аналогичные описанным выше и срабатывает триггер10,3, открывающий дешиАратор 7 блока 1 (Аиг,2) для Аормирования очередной тестовой команды,5Затем по тактовому импульсу свхода 2,1 срабатывает элемент И 60блока 4, который разрешает записькода второго байта команды в регистр59, откуда он поступает на входы 1 Оконтролируемого микропроцессора.Далее формировательпереходит кАормированию следующей тестовой команды,Если блоком 1 (Аиг.2) сигналом 15с выходов 9,4, 10,4 задано Формирование команды четвертого Аормата,по заднему Аронту импульса с входа94 происходит запись кода операции в регистр 46 блока 3.4 (Аиг,5) 20и установка в единичное состояниетриггера 42, открывающего своим единичным выходом по Ч 1-входу дешиАратор 43.ДешиАратор 43 срабатывает по одному из выходов разрешающего кодаусловия при подаче,соответствующегослучайного числа с выходов генератора 5. В результате этого выходнымсигналом элемента ИЛИ 44 открывается элемент И 45, который, срабатываяпо очередному импульсу с входа 2.2блока 3,4, разрешает по заднему Аронту запись кода условия в регистр 47и, кроме того, устанавливает триггер 3550 в единичное состояние.Триггер 50 потенциалом с единичного (нулевого) выхода открывает (закрывает) элемент И 53 (по 72-входудешифратор 43), который, срабатывая 40по очередному импульсу с входа 2,2блока 3.4, разрешает запись кодавторого операнда с выходов генератора 5 блока 3.4 в регистр 48, а также устанавливает триггер 51 в единичное состояние.Триггер 51 потенциалом с единичного (нулевого) выхода открывает (закрывает) элемент И 54 (по Ч-входурегистр 48), который, срабатывая по 50очередному импульсу с входа 2,2,разрешает запись кода второго операнда с выходов генератора 5 в регистр 49, а также устанавливает вединичное состояние по заднему Аронту триггер 52.Триггер 52 потенциалом с единичного (нулевого) выхода открывает (закрывает) элемент И 55 (по 7-входу Далее в блоке 4 аналогично описанному Аормируется сигнал на выходе 70,1 распределителя 70, По этому сигналу выходы полей Л 1, 02 и 03 регистра 56 (Аиг,б) блока 3.4 через мультиплексор 58 подключаются к Р- входам регистра 59. Затем по очередному импульсу с входа 2.1 блока 4 срабатывает элемент И 60, выходной сигнал которого производит запись содержимого первого байта команды четвертого Аормата в регистр 59, Тестовая команда с выходов блока 4 поступает на входы контролируемого микропроцессора.По очередному импульсу с входа 2,2 распределитель 70 переходит во второе состояние, Аормируя сигнал на выходе 70,2, который настраивает мультиплексор 58 на передачу содержимого поля 04 регистра 56 на П-входы регистра 59, Поэтому очередной тактовый импульс с входа 2.1 через элемент И 60 разрешает запись второго байта кода команды в регистр 59, откуца он поступает на входы проверяемого микропроцессора.По очередному импульсу с входа 2.2 блока 4 распределитель 70 переходит в третье состояние, которому соответствует сигнал на выходе 70,3. По этому сигналу мультиплексор 58 настраивается на передачу в регистр 59 содержимого поля 05 регистра 56 блока 3.4 (Аиг,5). Далее по очередному импульсу с входа .2.1 через элемент И 60 разрешается запись инАормации в регистр 59, в результате чего в нем оказывается третий байт тестовой команды четвертого Аормата.Кроме того, в блоке 4 сработает элемент И 65, открытый сигналами с выхода 10,4 блока 1 (Аиг.2) и выхода 70.3 распределителя 70 блока 4 (Фиг,б), Выходной сигнал этого элемента устанавливает в нулевое состояние триггер 10.4, в результа- . те чего через элемент И 11 открывается по Ч-входу дешиФратора 7 блокадля анализа случайных чисел с выходов генератора 5,Выходной сигнал элемента И 65 через элемент ИЛИ 63 устанавливает аналогично описанному в нулевое состояние триггер 71 и распределитель 70,Далее Аормирователь Аункционирует аналогично описанному.При необходимости прекращения ра 10боты Аормирователь отключается сигналом останова, подаваемого на входэлемента И 75 и устанавливает триггер 73 в нулевое состояние. Генератор 74 выключается и прекращает выдачу тактовых импулъпбв с выходов2,1 и 2,2,Формула изобретения 201. Формирователь тестов, содержащий блок задания режима работы, блок синхронизации, узел выдачи теста, генератор случайных кодов и первый блок Аормирования входных воздействий, включающий первый делитель частоты, первый триггер, блок задания режима работы содержит дешиА- ратор и регистр, а узел выдачи теста содержит блок памяти, причем вы- З 0 ходы блока памяти являются выходами формирователя тестов, о т л и - ч а ю щ и й с я тем, что, с целью расширения Аункциональных возможностей за счет обеспечения Аормирования тестов для контроля микропроцессорных элементов, он содержит второй, третий и четвертый блоки Аормирования входных воздействий, узел выдачи теста содержит тРиггер, 40 счетчик, элемент ИЛИ и мультиплексор, первый блок Аормирования входных воздействий содержит второй делитель частоты, второй триггер и четыре регистра, второй блок Аормирования входных воздействий содержит четыре регистра, делитель частоты, два триггера и два элемента И,третий блок формирования входных воздействий.содержит пять регистров, делитель частоты, три триггера и три элемента И, блок задания режима содержит,элемент И, а четвертый блок Аормирования входных воздействий содержит два делителя частоты, четыре регистра, и два триггера, причем вход пуска формирователя тестов соединен с входом пуска блока синхронизации, первый выход которого соединен с входом синхронизации генератора случайных кодов, с первыми входами первых элементов И первого, второго и третьего блоков формирования входных воздействий, с входом синхронизации блока памяти узла выдачи теста и с входом сброса счетчика узла выдачи теста, второй выход блока синхронизации соединен с входом синхронизации дешиАратора блока задания режима работы, с суммирующим входом счетчика узла выдачи теста, с входами синхронизации первого и второго делителей частоты первого и четвертого блоков Аормирования входных воздействий, с входами синхронизации делителей частоты второго и третьего блоков Аормирования входных воздействий, с первым входом второго элемента И второго блока формирования входных воздействий, с первыми входами второго и третьего элементов И третьего блока Аормирования входных воздействий, выходы генератора случайных чисел соединены с инАормационными входами дешиАратора и с инЬормационными входами вторых регистров первого, второго, третьего и четвертого блоков формирования входных воздействий, с.информационными входами первых делителей частоты первого и четвертого блоков Аормирования входных воздействий, с информационными входами делителя частоты второго и третьего блоков Аормирования входных воздействий, с информационными входами третьих регистров первого, второго, третьего, четвер- того блоков формирования входных воздействий, с инАормационными входами четвертых регистров первого, второго, третьего и четвертого блоков Аормирования входных воздействий, с инАормационными входами четвертого регистра третьего блока Аормирования входных воздействий, с информационными входами делителей частоты первого и четвертого блоков Аормирования входных воздействий, в блоке задания режима работы выходы дешиАратора соединены с входами установки в единицу соответствующих разрядов регистра, при этом первый выход дешиАратора соединен с входом синхронизации второго регистра первого Аормирователя входных воздей ствия и с входом пуска первого делителя частоты первого блока Аорми"рования входных воздействий, второй выход дешифратора соединен с входом синхронизации второго регистра четвертого блока формирования входных воздействий и с входом пуска первого делителя частоты четвертого блока формирования входных воздействий, третий выход дешифратора соединен с входом синхронизации регистра второго блока формирования входных воздей ствий и с входом пуска делителя частоты второго блока формирования входных воздействий, четвертый выход дешифратора соединен с входом синхронизации второго регистра третьего блока формирования входных воздействий и с входом пуска делителя частоты третьего блока формирования входных воздействий, группа инверсных выходов всех разрядов регистра 20 блока задания режима работы соедине;на с входами элемента И блока задания режима работы, с первой группой информационных входов блока памяти, 1 25 узла выдачи теста и с информационными входами .мультиплексора блока выдачи теста, в котором управляющие входы мультиплексора соединены с разрядными выходами счетчика и с адресными входами блока памяти узла30 выдачи теста, вторая группа информационных входов которого соединена с выходами первых регистров первого, второго, третьего и четвертого блоков формирования входных воздействий, выходы первых элементов И первого, второго, третьего и четвертого блоков формирования входных воздействий соединены с входами синхронизаций первых регистров первого, второго, третьего и четвертого блоков формирования входных воздействий соответственно, а также через элемент ИЛИ с входом установки в единицу триггера блока выдачи теста, выход которого соединен с входами разрешения записи и считывания счетчика и блока памяти, узла выдачи теста, первый, второй, третий и четвертый выходы мультиплексора соединены с входами, установки в ноль соответствующих разрядов регистра блока задания режима работы, при этом первый выход мультиплексора соединен с входами записи первого делителя частоты первого блока формирования входных воздействий и с входами установки в ноль первого и второго триггеров первого блока формирования входноговоздействия второй выход мультиплексора соединен с входом записи первого делителя частоты четвертого блока формирования входных воздействий,с входами установки в ноль первогои второго триггеров четвертого блока формирования входных воздействий,третий выход мультиплексора соединенс входом записи делителя частоты второго блока формирования входных воздействий и с. входами установки в нольпервого и второго. триггеров второгоблока формирования входных воздействий, четвертый выход мультиплексора соединен с входом записи делителя частоты третьего блока формирования входного воздействия, с входамиустановки в ноль первого, второго итретьего триггеров третьего блокаформирования входных воздействий,пятый выход мультиплексора соединенс входом установки в ноль триггераблока выдачи теста и с входом сбросасчетчика блока выдачи теста, выходэлемента И блока задания режима работы соединен с входом разрешениядешифратора, выходы вторых регистровпервого,и четвертого блоков формирования входных воздействий соединеныс первыми группами входов первыхрегистров первого и четвертого блоков формирования входных воздействийсоответственно, выходы третьих регистров первого и четвертого блока,формирования входных воздействий соединены с вторыми группами информационных входов первых регистров первого и четвертого блоков формирования входных воздействий соответственно, выходы четвертых регистров первого и четвертого блоков формирования входных воздействий соединеныс третьими группами информационныхвходов первых регистров первого ичетвертого блоков формирования входных воздействий соответственно,входы блокировки первых делителей частоты первого и четвертого блокаформирования входных воздействий соединены с инверсными выходами первых триггеров первого и четвертогоблоков формирования входных воздействий соотве гственно, выходы первыхделителей частоты первого и четвертого блоков формирования входньивоздействий соединены с входами синхронизации третьих регистров и вхо 1291986161535 дами установки в единицу первых триггеров первого и четвертого блоков формирования входных воздействий соответственно, прямые выходы первыхтриггеров первого и четвертого 5 блоков формирования входных воздействий соединены с входами записи вторых делителей частоты первого и четвертого блоков формирования входных воздействий соответственно, выходы вторых делителей частоты первого и четвертого блоков формирования входных воздействий соединены с входами синхронизации четвертых регистров и входами установки в единицу вторых триггеров первого и четвертого блоков формирования входных воздействий соответственно, прямые выходы вторых триггеров первого и четвертого блоков формирования входных воздействий соединены с входами разделения. синхронизации первых регистров первого и четвертого блоков формирования входных воздействий, инверсные выходы вторых триггеров первого и четвертого блоков формирования входных воздействий соединены с входами блокировки вторых делителей частоты первого и четвертго блоков формирования входных воз 30 действий соответственно, во втором блоке формирования входных воздействий первая и вторая группы выходов второго регистра соединены с первой и второй группами информационных входов первого регистра, третья и четвертая группы информационных входов первого регистра соединены с выходами третьего и четвертого регистров соответственно, выход делителя частоты соединен с входом синхронизации третьего регистра и входом установки в единицу первого триггера, прямой выход первого триггера соеди- нен с вторым входом второго элемен" та И, выход которого соединен с входом установки в единицу второго триггера и входом синхронизации четвертого регистра, прямой и инверсный выходы второго триггера соединены с вторым входом первого элемента И и входом разрешения четвертого регистра соответственно, а инверсный выход первого триггера соединен с входом блокировки делителя частоты, в55 третьем блоке формирования входных воздействий первая и вторая группа выходов первого регистра соединены с первой и второй группами информационных входов пятого регистра, группы выходов второго, третьего и четвертого регистров соединены с третьей, четвертой и пятой группами информационных входов пятого регистра, выход делителя частоты соединен свходом синхронизации третьего реги - стра и входом установки в единицу первого триггера, прямой и инверсный выходы которого соединены с вторым входом второго элемента И и входом блокировки делителя частоты, выход второго элемента И соединен с входом синхронизации четвертого регистра и с входом установки в единицу третьего триггера, прямой и инверсный выходы которого соединены с вторым входом третьего элемента И и входом разрешения четвертОго регистра соответственно, выход третьего элемента И соединен с входом синхронизации пятого регистра и входом установки в единицу второго триггера, прямой и инверсный выходы которого соединены с вторым входом первого элемента И и входом разрешения пятого регистра соответственно, а вход останова блока синхронизации соединен с входом останова формирователя тестов. 2Формирователь по п.1, о т л ич а ю ш и й с я тем, что делитель частоты содержит триггер, дешифратор, элемент И и элемент ИЛИ, причем вход пуска делителя частоты сод Ьединен с входом установки триггера, вход установки в ноль которого соединен с входом блокировки делителя частоты, выход триггера соединен с вхо- дом разрешения дешифратора, выходы .которого соединены с входами элемента ИЛИ, выход которого соединен с 1первым входом элемента И, выход которого является выходом делителя частоты, второй вход элемента И соединен с входом синхронизации делитеЛя частоты, вход разрешения которого соединен с входом разрешения дешифратора, вход блокировки которого соединен с выходом триггера.