Цифровой регулятор

СОЮЗ СОВЕТСКИХ ОЦИАЛИСТИЧЕСНИ СПУБЛИК В 11/26 ГОСУДАРСТВ ПО ДЕЛАМ И И КОМИТЕТ СС ТЕНИЙ И ОТНРЬ ОПИСАНИЕ ИЗОБРЕТЕН ЬСТ ВТОРСНО арановики Ай Ук льст ч а вью расеиостей, в Эай Ю(71) Институт электродинраинской ССР(5 Ч(57) аВой ИГЛЯТавт.св, У 974336, о т л ищ и й с я тем, что, с цеыия функциональных возмож 80105613 него введен нелинейный преобразователь, выход которого соединен с вторымвходом десятого элемента И, входсброса, первый и второй входы синхронизации -. соответственно с первым,вторым и вестым выходами блока синх-ронизации, первый и второй входы уп"равления " соответственно с первымивыходами третьего и четвертого триггеров, причем первый и второй информационные входы нелинейного пре"образователя подключены к соответствующим входам цифрового ре-гулятора.Составитель А. Лакее вика Техое 8 В.Далекооей Корректор 9 На Тираж 7 Подпсное ИПИ Государственного комитета СССР по делам изобретений и открытий П Москва Ж-Д Рашская наб. 8. ЙД ЙПЙ "Патентф, г. Ужгород, ул, Проектная, 4Изобретение относится к автоматике и может быть использовано в системах управления различными динамическими объектами, например в системах автоматического регулирования тех нологическими процессами на электростанциях.По основному авт, св. Р 974336 известен цифровой регулятор, содержащий блок настройки, состоящий из перваго и второго регистров, блок знака, первый элемент И, второй эле" мент И, последовательно соединенные блок синхронизации, третий элемент И, первый триггер, четвертый элемент И, 15 первый блок дополнительного кода, первый сумматор, второй сумматор, третий регистр, элемент задержки, второй блок дополнительного кода, пятый элемент И, первый элемент ИЛИ, четвер тый регистр, шестой элемент И, последовательно соединенные седьмой элемент И, второй триггер, восьмой эле. мент И, третий блок дополнительного кода, последовательно соединенные 25 третий триггер, девятый элемент И, второй элемент ИЛИ, последовательно соединенцые четвертый триггер, десятый элемент И, третий элемент ИЛИ, пятый регистр, второй вход которого. З 0 соединен с вторыми входами первого, второго, третьего, четвертого регистров и шестым выходом блока синхронизации, первый выход которого соединен с входами сброса первого, второго сумматоров, первого, второго, третьего блоков дополнительного кода с вторыми входами первого, второго, третьегО триггеров, второй выходс первым входом седьмого элемента И третий выход - с первым входом третьего триггера, четвертый выход - свторым входом четвертого триггера, пятый выход - с третьим входом блока знака, второй выход которого соединен 5 с вторыми входами первого и второго блоков дополнительного кода, третий выход - с вторым входом третьего бло- , ка дополнительного кода, второй вход . с выходом второго сумматора, второй вход которого соединен с выходом вто 50 рого элемента ИЛИ, второй вход которо" го соединен с выходом первого элемента И, первый вход которого соеди" нен с выходом элемента задержки, вто" рой вход - с вторым выходом третьего 55 триггера, выход третьего регистра со" единен с вторым входомдевятого элемента .И, первый выход четвертого триг" гера соединен с вторым входом пятого элемента И, второй выход - с первым входом второго элемента И, третьим входом девятого элемента И и вторым входом шестого элемента И, выход которого соединен с вторым входом перво. го элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И, выход второго элемента И соединен с вторым входом третьего элемента ИЛИ, выход третьего. блока дополнительного кода соединен с вторым входом первого сумматора, выход первого регистра соединен с его первым входом и вторым входом четвертого элемента И, выход второго регистрасоединен с его первым входом и вторым входом восьмого элемента И, выход третьего элемента ИЛИ соединен с вторым входом седьмого элемента И, выход пятого регистра соединен с вторым входом второго элемента И, первый выход блока синхронизации соединен с первым входом четвертого триггера, второй выход которого соединен с тре" тьим входом первого элемента И Г 11.:Недостаток известного цифрового регулятора заключается в ограниченных функциональных воэможностях, поскольку он Формирует только линейные законы регулирования.Целью изобретения является расширение Функциональных возможностей цифро", вого регулятора.Указанная цель достигается тем, что в цифровой регулятор введен нели" нейный преобразователь, выход которо" го соединен с вторым входом десятого элемента И, вход сброса, первый ивторой входы синхронйзации - соответственно с первым, вторым. и шестым выходами блока синхронизации, первый ивторой входы управления - соответственно с первыми выходами третьего и четвертого триггеров, причем первый и второй информационные вхОды нелинейного преобразователя подклю" цены к соответствующим входам цифра" вого регулятора.На фиг, 1 изображена структурная: схема цифрового регулятора; на Фиг.2. " структурная схема одного иэ возмож.- ных вариантов реализации блока знака . и блока синхронизации, на Фиг, 3 " структурная схема одного из возмож-, ных вариантов реализации блока нелинейного преобразования, Цифровой регулятор содержит блок 1настройки, состоящий из двух регист"ров 2 и 3, три регистра 4-6, два сумматора 7 и 8, блок 9 знака, блок 10 синхронизации, три блока 11-13 догол- нительного кода, четыре триггера 14- 17, нелинейный преобразователь 18, 5 три элемента ИЛИ 19-21, десять элементов И 22-31, элемент 32 задержки,Цифровой регулятор имеет информационные шины: входные 33 и 34 и одну выходную 35,а также шины знака: вход ные 36 и 37 и одну выходную 38, Регист ры 2-6 имеют группы шин упрвления и ввода данных 39-43 соответственно.Блок 9 знака (Фиг. 2 ) содеожит.двщ двухразрядных регистра 44 и 45 сдвига, 15 четырехразряднцй регистр 46, пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 47-51, четыре элемента И 52-Я, два элемента ИЛИ 56 и 57, входную шину 58 и две выходные шины 59 и 60, группы шин 61-20 63 для управления и ввода данных в регистры 44"46 соответственно. Шины 36"38 блока 9 знака являются соответственно первой, второй входными шинами знака и выходной шиной знака 25 циФрового регулятара.блок 1.0 синхронизации (фиг. 2)содержит генератор б 4 тактовых импульсов, первый делитель 65 частотц, элемент 66 задержки, триггер 67 со счет- З 0 ным входом, второй делитель 68 час" тоты, выходные шины 69-73.Нелинейный преобразователь 18 (фиг, 3 ) содержит три регистра 74-76, сумматор 77, триггер 78, пять коммутаторов 79"83 два элемента 84 и 8535 задержки, два элемента И 86 и 87, элемент НЕ 88, две шины 89 и 90 управления, выходную шину 91, группу шин Я 2-94 управления, для ввода данных в регистры 74-76 соответственно.40:Цифровой регулятор работает следующим. образом.Регулирующее воздействие для каж дого 1-го цикла управления формируется согласно рекуррентному соотношению2 ; И.+И 21.2 СУ;-,ОУ. 2 где Хи Ху 1" значение первой и вто" 50грой входной величиныцифрового регуляторасоответственно в каждом"ом цикле управления;ти У " значения преобразован" 551-2ного рассогласования на1-1 и 1-2-ом циклах. уп- равления; Е, р 1 2; - значения регулирующеговоздейСтвия на 1, -1и 1-2-ом цикла управления;А,В, С и О - постоянные коэффициен" .ты, значения которыхзависят от вида закона .управления, шага,кванто"вания по времени, коэфФициента усиления и по-стоянных времени,Настройка цифрового регулятора осуществляетсв заданием постоянных коэффициентов А, В, С и О и начальных условий 2 , 21 ,У; 1 и У;., которые, вчастности, могут быть нулевыми.Предварительный расчет постоянныхкоэффициентов А, В, С и О для частореализуемых законов управления выполняют по формулам, приведенных в таблице, где К - коэффициент усиления;Т, Т, Т, Т Т .- постоянные времени; Ь - шаг квантования по времени,вы"бираемой из условий заданной точности.Цифровой регулятор оперирует с дво.ичными переменными, для которых соотношение (1) принимает следующийвид и 1-12,.=Е 2 (АУ., 462, + СУ . +Г ( Ь. Р РфЭУ;.1-1У,.г х11,1 2 д,11=где индекс 1 обозначает-ый разряддвоичной переменной соответствующейвеличины, например,2 ;- двоичнаяф 1-1переменная 1-го разряда величины 2;,Количество разрядов представлениявеличин составляет И"1 разряд, и -ыйразряд -, знаковый.Настройка цифрового регуляторавыполняется следующим образом.В регистры 2 и 3 блока 1 настройки, содержащие по 2 п разрядов каждый,записывают по шинам 39 и 40 соответственно, например, от цифровой вычис"лительной машины централизованногоуправления либо от цифрового задатчика диспетчерского пульта двоичныеи"разрядные коды абсолютных значенийкоэФфициентов А, В,"С и,й соответственно, которые соответствуют требуемому линейному интегродифференциально"му эакону управления (таблица ) Длязаписи информации в регистры 2 и 3используются выходные сигналы блока 10 синхронизации.1056 130 ции ) синхронизирует первые такты работы устройства с периодом Ь/Х,Триггер 67 выполняет деление на двечастоты выходной последовательности иимпульсов элемента 66 задержки, формируя последовательность импульсовчастоты К /2 п на третьем выходе блока 10 синхронизации. Эта последова"тельность делится делителем 68 в и -1раз, на выходе которого четвертыйвыход блока 10 синхронизации Формируется последовательность импульсов частоты Е/2 п(п), период следова"ния которой определяет время одногоцикла управления.В исходном состоянии триггеры 14-находятся в нулевом состоянии. ЦиклФормирования сигнала управления наци.нается после установки триггера 17в единичное состояние импульсом чет"вертого выхода блока 10 синхронизации. Сигнал прямого выхода тригге"ра 17 открывает элементы И 29 и 31,а сигнал его инверсного выхода закры"вает элементы И 22, 23, 28 и 30. Дво-.ичный код начального условия 21,., на"чиная с младшего разряда, сдвигаетсяиз регистра 4 через элемент 32 за"держки на один такт, блок 13 допол"нительного кода на шину 35 и черезэлементы И 31 и ИЛИ 21 в регистр 5,в котором в это 1 время двоичный кодначального условия 2;сдвигается из"старших разрядов в и -1 младшие разряды,Блок 13 дополнительного кода управляется сигналом втсрого выходаблока 9 знака так, что прямой код про.пускается без изменения, а дополнительный код регистра 4 преобразуется в прямой код. Таким образом, в и,старшие разряды регистра 5 записывает"ся двоичный код абсолютной величины,начального условия 12, 1.Сигнал младшего разряда величиныЯ; с выхода элемента ИЛИ 21 поступает на вход элемента И 25, на дру"гой вход которого поступает импульсвторого блока 10 синхронизации. В слу-, чае единичного сигнала младшего раз"ряда величины 2; элемент И 25 срабатывает, и импульс второго выхода бло.ка 10 синхронизации устанавливаеттриггер 15 в единичное состояние.Двоичный код начального условия.,сдвигается, начиная с младшегоразряда, с выхода регистра 74 нели, нейного преобразователя 18 и черезэлемент 84 задержки элементы И 29 5Знаки крэФФициентов А, В, С и Эзаписываются по группе шин 63 в четырехразрядный регистр 46 блока 9 знака.,В случае ненулевых начальных ус-ловий в регистр 4, который содержит 5.двоичный код начального условия Л . Ю. 1-Ч.В регистры 5 и б, содержащие по2 празряд каждый, записывают и -1разрядные коды абсолютных значенийначальных условий,21 2иУ; ) соот.ветственно. В регистр 74 нелинейно" 15го преобразователя 18 записывают и разрядный двоичный код абсолютногозначения начального условияУ; погруппе шин 92. Регистры 74 и 76 не"линейного преобразователя 18 содер- рОжат и -1 разряд и дополняются элементами 84 и 85 задержки соответст",венно до и разрядов Регистр 75, содержащий и разрядов, и регистр 76 нелинейного преобразователя 18 сбрасываются по группе шин 93 и 94 соответ:. ственно в нулевое состояние.Знаки начальных условийЕ; 1 и Лзаписываются по группе шин 61 в двухразрядный регистр 44 блока 9 знака. зоЗнаки начальных условийУ;иУ 2 записываются по группе шин 62 в двухразрядный регистр 45 блока 9 знака.Необходимость в установке началь-ных условий возникает в случае передачи управления на циФровой регуляторот циФровой вычислительной машиныцентрализованного управления. В слу". чае автономного использования циФрового регулятора настройка его осуществляется только установкой абсолютныхзначений коэФФициентов в блоке 1 настройки и знаков коэФФициентов в бло-ке 9 знака,Генератор 64 тактовых сигналовблока 10 синхронизации вырабатываетна его шестом выходе последователь"ность импульсов частоты Е, котораяпоступает на входы синхронизации регистров 2-6, а также делится делителем 65 в и раз и затем задерживаетсяэлементом 66 задержки на один периодтактовой частоты, ПоследовательностьимпульСов частоты Г /р. на выходе делителя 65 (первый выход блока 10синхронизациизадает,Ь-ые такты работы устройства, а последовательностьимпульсов на выходе элемента 66 задержки второй выход блока 10 синхронизаи ИЛИ 20 записывается в О старшихразрядов регистра 6 В регистре 6в это время двоичный код начального условия 11; сдвигается из старших разрядов в пмладшие разряды.Сигнал младшего разряда величиныУ, 1 с выхода элемента ИЛИ 20 поступает на вход элемента И 24. В случае единичного сигнала младшего разряда велицины 11; элемент И 24 срабатывает по импульсу второго выходаблока 10 синхронизации, и триггер 16устанавливается в единичное состояние,Триггеры 15 и 16 в единичном со-, 15стоянии открывают элементы И 26 и 27соответственно, через которые с выходов регистров 2 и 3 блока 1 настройки последовательно, начиная с младших разрядов, сдвигаются двоичные ко ды коэффициентов А и С соответственно.Коэффициент А поступает через блок 11 дополнительного кода на первый вход сумматора 8 в прямом или до- ъ 5полнительном коде в зависимости от анака произведения А 2 , сигнал кото- .рого действует на втором выходе блока 9 знака, Сигнал знака величины ,А 2;Формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 48, на входы которого посту 30пают сигналы выходов первых разрядоврегистров 44 и 46, где хранятся знаки величин 3;и Р соответственно. ФСигнал знака величины А 21 1 с Выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 Й посту- З 5пает через элементы И 52 и ИЛИ 56 нашину 59 второго выхода блока 9 знака.Коэффициент С поступает черезблок 12 дополнительного кода на второй вход сумматора 8 в прямом или до -40полнительном коде в зависимости отзнака произведения СТ; , сигнал которого Формируется элементом ИСКЛЮЧАЮ.ЦЕЕ ИЛИ 50, на входы которого посту" ,пает сигнал знака величины У; 1 с выхода первого разряда, регистра 45 исигнал знака коэффициента С с выходатретьего разряда регистра 46 блока 9 знака.Сигнал знака величины СМ; . в выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 50 через элемент И 54, открытый сигналом инверсного выхода триггера 67, и элемент ИЛИ 57 поступает на третий выход блока 9 знака.55Таким образом, на входы последова.тельного одноразрядного двоичного сум" матора 8 поступают в прямом или до 1056130полнительном коде последовательно вовремени, начиная с младшего разряда,двоичные коды коэффициентов А и С,алгебраическая сумма которых поступает на второй вход последовательного одноразрядного двоичного сумматора 7. В это время на первом входесумматора 7 действует сигнал логического нуля, так как элементы И 22 и 23закрыты сигналом инверсного выходатриггера 17.. Алгебраическая сумма коэффициентов А и С с выхода одноразрядного последовательного сумматора 7 записывается, начиная с младшего разряда, в ре.гистр 4.В конце каждого й-го такта сигналпервого выхода блока 10 синхронизации блокирует цепи переносов сумматоров 7 и 8, а также сбрасывает блоки 11-13 дополнительного кода в исход"ное состояние.Спустя и тактов после установкитриггера 17 в единичное состояниетриггеры 15-17 сбрасываются в нулевоесостояние импульсом первого выходаблока 10 синхронизации. Триггер 17в нулевом состоянии закрывает элементы И 29 и 31 сигналом прямоговыхода и открывает элементы И 2223,28 и 30 сигналом инверсного выхода,Элементы И 28 и 30 подключают выходырегистров 5 и 6 к их входам соответственно. Цепи циркуляции кодов в регистрах 5 и 6 сдвига замыкаются черезэлементы И 28 и 30 соответственно.Элемент И 23, открытый сигналамиинверсных выходов триггеров 14 и 17,подключает выход регистра 4 через элемент 32 задержки к первому входу сумт .матора 7, что обеспечивает в течение.следующих тактов поступление на первый вход сумматора 7 двоичного кодаалгебраической суммы коэФфициентов(А+С ).1.В следующем такте после возврататриггера 17 в нулевое состояние с вы"ходов регистров 5 и 6 сдвигаются млад"шие разряды величины 2; 2 и 11;1 соответственно.В случае единичных кодов в младших разрядах величин 12;иУ; 1 элементы И 25 и 24 срабатывают по импульсу второго выхода блока 1 О синхронизации, что приводит к установкетриггеров 15 и 16 соответственно вединичное состояние. Сигналы прямыхвыходов триггеров 15 и 16 открываютсоответственно элементы И 26 и 27,130 10 10569через которые с выходов регистров 2и 3 блока 1 настройки сдвигаются двоичные коды коэффициентов В и В соот"ветственно Двоичные коды коэффициентов В и ) преобразуются соответствующими блоками 11 и 12 дополнительногокода и поступают последовательно,начиная с младшего разряда, в прямом или дополнительном коде на входысумматора 8, 10Управление преобразованием блоками 11 и 12 дополнительного кода осуществляется по сигналам второго итретьего выходов блока 9 знака соответственно. Сигнал знака произведения В ; Формируется элементом ИСКЛЮЧАЮЦЕЕ ИЛИ 49, на входы которогопоступают выходы вторых разрядов 44и 46 регистров блока 9 знака, где. поступает на шину 59 второго выходаблока 9 знака. 25Сигнал знака произведения ЗУ 1 2формируется элементом ИСКЛЮЧАОщЕЕИЛИ 51 по сигналам выходов второго ичетвертого разрядов регистров 45 и46. блока 9 знака. С выхода элемен"та ИСКЛЮЧАЮЩЕЕ ИЛИ 51 сигнал знакапроизведения ЭУ;- считывается черезэлементы И 55, ИЛИ 57 на шину 60третьего выхода блока 9 знака.Прямой или дополнительный код алгебраической суммы коэффициентов Ви 3 с выхода сумматора 8 поступаетна второй вход сумматора 7, на пер" .вый вход которого с выхода регистра 4 через элемент 32 задержки, элементы И 23 и ИЛИ. 19 сдвигается дво 40ичный код алгебраической суммы коэффициентов А и С, С выхода суммато"ра 7. двоичный код алгебраическойсуммы коэффициентов А, В, С и 9 запи"сывается в регистр 4,Таким образом, за 2 п тактов посленачала цикла в регистре 4 накаплива"ется алгебраическая сумма коэффициен"тов А, В, С и 3, после чего триггер,1450устанавливается в единичное состоя"ние импульсом третьего выхода блока 1 Осинхронизации, Триггер 14 в единичном состоянии открывает сигналом пря-,мого выхода элемент И 22 и блокирует:элемент И 23 сигналом инверсного выхода. К моменту сдвига второго разря" .да алгебраической суммы коэффициенгтов А, В, С и 2 с выхода регистра 4элемент И 22 подключает выход регист" ра 4 к первому входу сумматора 7. В . это время с выходов регистров 5 и 6 сдвигаются вторые разряды величинЕ;,и Ч 11 соответственно. В слу"чае единичных кодов во вторых разрядах аепичииУ;. иу;. срабатывают элементы И 25 и И 24, выходные сигналы которых устанавливают триггеры 15 и 16 в единичное состояние.Двоичные коды произведения коэффициентов А и С на двоичные пере" менные вторых разрядов величин 2; ), и1 соответственно преобразуютсяв прямой или дополнительный код блоками 11 и 10 соответственно. Затем эти коды суммируются сумматором 8,сигнал суммы которого суммируется сумматором 7 с двоичным кодом алгебраи" ческой суммы коэффициентов А, В, С и 3, сдвигаемой с выхода регистра 4,начиная с второго разряда. Следовательно, установка триггера 14 в еди"ничное состояние приводит к сдвигуна один разряд накопленной суммы коэф- фициентов в регистре 4, обеспечиваяэтим выполнение операции умноженияна два. Спустя и тактов после уста"новки триггера 14 в единичное состояние сигнал первого выхода блока 10синхронизации возвращает триггер 14в нулевое состояние, в котором обеспечивается подключение элементом И 23 выхода регистра 4 через элемент 32зацержки на такт к первому входусумматора 7.В это время на второй вход сумматора 7 с выхода сумматора 8 поступаетдвоичный код алгебраической суммы произведения коэффициентов В и ) на двоичные переменные вторых разрядов ве" гличин;ди (;-соответственнокоторая Формируется таким же образом, как и в предыдущие б тактов Формиро"валась алгебраическая сумма произведения коэффициентов А и С яа двоичныепеременные вторых разрядов величин 12.И 1 У-; соответственно.Сумматор 7 суммирует сумму коэффициентов в регистре 4 с алгебраическойсуммой произведения коэффициентов Ви 3) на двоичные переменные вторых раэ .рядов величин 2;и У 1 .1 соответственно, и результат суммирЬвания запи"сывается в регистр 4. 8 дальнейшемформирование регулирующего воздейст"вия выполняется аналогичным образом.Каждые 2 п,тактов в кольцевых регистрах 5 и 6, содерж щих 2(п,1 разряд,,1происходит сдвиг; выходного сигнала относительно выходных сигналов бло" ка 10 синхронизации, что приводит к совпадению на входах элементов И 25 и 24 с импульсом второго выхода блока 10 синхронизации следующих разрядов величин 12,У; 11,Е;иУ Переключение триггером 14 цепи цирку . ляции кодов регистра 4 с и разрядов (с выхода элемента 32 задержки на и" 1 разряд (с выхода регистра 4 )обес. печивает сдвиг информации в регистре 4 на один разряд относительно выходных сигналов блока 1 О синхронизации. Спустя 2 й(п) такт после начала цикла формирования сигнала управления в регистре 4 накапливается в прямом,или дополнительном коде п стар" .ших разрядов выходной величины Е;, .знаковый й "ый разряд которой с вйхо", да сумматора 7 поступает на второй 6 ход блока 9 знака шина 58 ) и сдви-, гается по сигналу, действующему на шине 72 блока 1 О синхронизации, в первый разряд регистра 44 сдвига, иэ первого разряда которого в это время во второй разряд сдвигается. знак ве-,личины 2.1,.,К моменту начала. второго циклаФормирования сигнала управления вЪ- старших разрядах регистров 5 и6 содержатся двоичные коды величинфи У, .соответственно,ф . 35Формирование сигнала управленияво втором и всех последующих циклахвыполняется аналогичным образом, нос новых начальных условий, которыеавтоматически Формируются в предыду 40щем цикле.Нелинейный преобразователь в каждом цикле управления из двоичных ко".дов абсолютных значений входных веФичин.)1;и ф 1 , которые поступа":ют последовательно во времени, начи". 45ная с младших разрядов, на шины 33и 34 соответственно, формирует двоичный код абсолютного значения произ.- ведения У;=Х, НХ 2;следующим: образом.В первые п тактов цикла управления, когда триггер 17 находится в . единичном состоянии, коммутаторы 81 . и 82 подключают шины 33 и 34 к инфор" мационным входам регистров 75 и. 76 соответственно Под действием им", пульсов шестого выхода блока 10 синхронизации, которые действуют по ши" 130 12. не 73, двоичные коды входных величин Х 1;иХдсдвигаются в регистры 75 и 76 соответственно. В это время на шине 89 действует сигнал логической единицы прямого выхода триггера 14, который через элемент НЕ 88 блокирует элемент И 87, Триггер 78 находится в нулевом состоянии и блокирует элемент И 86. Коммутатор 79 под дейст. вием сигнала логической единицы на шине 90, по которой действует сигнал прямого выхода триггера 17, подключает вход сумматора 77 к шине логического нуля.Таким образом, в регистр 75 на "и разрядов вводится двоичный код 1 Х 1,1, а в регистр 76 надразряд, который дополняется до п разрядов эле" ментом задержки 85 на такт, вводится /двоичный код Я 2;1ЪВ следующие и тактов триггеры 14 и 17 находятся в нулевом состоянии. Сигнал логического нуля прямого выхода триггера 17, действующий по шине 90 у переключает коммутаторы 79,81 и 82 ; таким образом, что коммутатор 79 подключает выход коммутатора 80 к входу сумматора 77, коммутаторы 81 и 82. подключают информационные входы регистров 75 и 76 соответственно к выхо" -ду регистра 75 и к выходу коммутатора 83 соответственно. Сигнал логического нуля прямого выхода триггера 14,. действующий на шине 89, снимает через . элемент НЕ 88 блокировку элемента И 87 и переключает коммутаторы 80 и 83 таким образом, что коммутаторы 80 и 83 подключают свои выходы к выходам элементов 84 и 85 задержки соответствен" но. Такое состояние коммутаторов 79 т 83 обеспечивает следующее: подключение информационного входа регистра 74 к его выходу через сумматор 77, коммутаторы 79 и 80 и элемент 84 задержки, подключение информационного входа регистра 75 к его выходу черезкоммутатор 81, подключение информаци.онного входа регистра 76 к его выхо. ду через коммутаторы 82, 83 и эле" мент 85 задержки. Такая коммутация цепей циркуляции двоичных кодов с выходов регистров 74"76 на их входы обеспечивает динамический режим хра" нения информации. Если в младшем раэ".ряде величиныХ 2 Д содержится.единичный код, то сигнал логической единицы на выходе коммутатора 82 откроет эле" мент И 87 в момент действия импульса, второго выхода блока 1 О синхрониза10561 13ции на шине 70. Триггер 78 устанавливается в единичное состояние выходнымсигналом элемента И 87 на время и тактов. Сигнал прямого выхода триггера 78 открывает элемент И 86, черезкоторый на вход сумматора 77 сдвигается, начиная с младших разрядов,двоичный код величины Х с выходарегистра 75. За и тактов двоичный код,величины Хпереписывается с выхода регистра 75 через коммутатор 81,элемент И 86 и сумматор 77 в ре-,гистр 74,В следующие и тактов на шине 89устанавливается сигнал логической еди"15ницы прямого выхода триггера 14, который блокирует через элемент НЕ 88,элемент И 87 и подключен спомощью. коммутаторов 80 и 83 выходы регистров 74 и 76 к входам коммутаторов 79и 82 соответственно.Цикл циркуляции кодов в регистрах 74 и 76 сокращаются на один такт,что обеспечивает сдвиг кодов на одинразряд в регистрах 74 и 76 по отношению к коду в регистре 75, цикл циркуляции кодов, в котором по-прежне"му составляет и тактов. Таким образом, сигнал логической единицы нашине 89 прямого выхода триггера 14,действующий в нечетные и тактов через каждые 2 и тактов, обеспечиваетсдвиг информации в регистрах 74 и 76по отношению к информации в. регистре 75,35Во время цетных п тактов черезкаждые 2 тактов на шине 89 действуетсигнал логического нуля триггера 14,который снимает блокировку элемента И 87 через элемент НЕ.88, На вхо" 40дах элемента И 87 произойдет совпаде"ние с импульсом второго выхода блока 10 синхронизации, действующим йашине 70, сигнала единичного кода второго разряда величины Х, поступающего с выхода коммутатора 82,Триггер 78 устанавливается в единичное состояние на и тактов выходнымсигналом элемента И 87 и снимает блокировку элемента 86, через который навход сумматора 77 с выхода коммутатора 81 поступает, начиная с младшего разряда, двоичный код величиныХ 1,1. В это время на другой вход сумматора 77 через коммутаторы 79-80и элемент 84 задержки сдвигается свыхода регистра 74 двоичный код ве 1личины Х 1;1, начиная с второго разряда, так как в предыдущие и. тактов 30 14информация в регистре 74 была сдвинута относительно информации в регистре 75. Последовательный двоичный сумматор 77 суммирует,.двоичные коды,поступающие на его входы, и результат сдвигается в регистр 74. Дальнейшие вычисления в блоке 18 нелинейных преобразований осуществляются аналогично.Таким образом, в регистре 74 завремя одного цикла управления, составляющего 2 п(й-,1 ) тактов накапливается двоичный код старших разрядов произведения )т =Х Ц Х . , которыйв первый П тактов следующего цикла, управления сдвигается с выхода регистра 74 через элемент 84 задержки и пошине 91 поступает через элементы И 29и ИЛИ 20 на информационный вход регистра 6, где записывается в его йстаршие разряды, В это время в регист"ре 6 из старших разрядов в младшиеразряды сдвигается двоичный код веицины У 11, .сформированный нелинейным преобразователем 18 на предыдущемцикле управления,В первом такте каждого цикла управления сигналы знаков входных величин"М 1, иХ 2 , поступающие по ши-нам 36 и 37 в блок 9 знака, преобразуются элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 47в сигнал знака произведения, У; == Х,1; Х , котопый сигналом, действующим на шине 72 блока синхронизации 10 сдвигается в первый разряд регистра 45, из которого во второйразряд сдвигается код знака произве-,дения У ,сформированный на предыдущем цикле управления.Двоичный код абсолютного значениярегулирующего воздействия 12; и сигнал его знака действуют на шинах 35и 38 соответственно в начале каждогоцикла управления.Помимо широкого набора линейныхинтегродифференциальных законов управления первого и второго порядкаданный цифровой регулятор выполняетнелинейное преобразование над входными сигналами, цто позволяет реализовать адаптивные законы управленияи этим повысить кацество управления.Например, если на первый информационный вход цифрового регулятора посту"пает сигнал рассогласования, а навторой вход - сигнал, пропорциональный возмущению, действующему. на объектрегулирования, или нагрузке на объектрегулирования, то цифровой регулятор1 1 оЬ 61 реализует интегродифференциальный закон управления с переменным коэффи- . циентом усиления.Если на оба информационных входа цифрового регулятора подать сигнал рассогласования, то цифровой регулятор реализует интегродифференциальный закон управления над квадратом сигнала рассогласования, что повышает качество управления при значительных сигналах рассогласования. Если на один .вход цифрового регуля"тора подать сигнал рассогласования,а на второй вход " сигнал цифровогопрограммно"временного устройства, то, переключаемый коэффициент усиленияцифрового регулятора принимает свое,значение согласно изменениям сигналацифрового программно"временного уст 20ройствае 3016Цифровой регулятор можно использо" вать для формирования линейных и не" линейных законов управления любого порядка. В этом случае несколько цифровых регуляторов соединяются последовательно так, что выходные шины 35 и 38 каждого предыдущего цифрового регулятора подключаются к одной из групп входных шин 33 и 36 или 34 и 37 соответственно. Оставшиеся свободными входные шины 33 и 36 или 31 и 37 цифровых регуляторов используют для адап", тивного изменения параметров законов управления либо подключают к.шинам логического нуля или единицы.Таким образом, широкие функциональ" ные возможности цифрового регулятора значительно расширяют область его применения, что обуславливает получение определенного технико"экономического эффекта.