Устройство для сигнализации между процессорами

; К АВТОР вышение надежойной информа 11 (21) 4908169/24(22) 05.02.911(46) 30.08.93, Бюл, М 32(71) Научно-исследовательский институт1 электронных вычислительных машин(72) В.Ю,Гарин, А.А,Елисеев и Т,М.Третьяк(56) Патент США Мг 3787891, кл, 340-172.5,опублик, 1974,Авторское свидетельство СССРВ 1265789. кл. 0 06 Р 13/14, 1986.Заявка ЕПВ %0167454, кл,606 Р 13/14,опублик, 1986,(54) УСТРОЙСТВО ДЛЯ СИГНАЛИЗАЦИИ1 МЕЖДУ ПРОЦЕССОРАМИ(57) Изобретение относится к вычислитель, ной технике и может быть использовано вЭВМ, Цель изобретения - повышение наИзобретение относится к вычислитель ной технике и может быть использовано в, процессоре электронной вычислительной1 машины (Э В М),Цель изобретения - поности за счет изоляции сбции.На фиг,1 изображена структурная блок; схема устройства для сигнализации междупроцессорами; на фиг,2 - схема блокируе, мого коммутатора магистрали; на фиг,3 -схема блока разрядов состояния; на фиг,4 -схема корректора состояния; на фиг,5 - схема блока управления; на фиг.б - примерподключения устройства для сигнализациимежду процессорами; на фиг.7 - временнаядиаграмма работы устройства в однопро, цессорной системе; на фиг,8 - временнаядиаграмма работы устройства в двухпро: цессорной системе,837304 А 1 дежности и упрощение устройства, Устройство содержит регистр кода приказа, регистр принятого кода приказа, дешифратор, регистр битов состояния, блок контроля, группу магистральных усилителей-приемников, блок управления, блокируемый коммутатор магистрали, блок разрядов состояния, корректор состояния, триггер ошибки, элемент сложения по модулю два, группу элементов И, элемент И - НЕ, два элемента И, элемент ИЛИ. Упрощение устройства и повышение надежности достигаются за счет использования единой линии связи для передачи кода приказа и кода разрядов состояния, а также за счет обеспечения выполнения приказов только при отсутствии сбоев. 8 ил. На фиг,1; 1 - регистр кода приказа, 2 - регистр принятого кода приказа, 3 - дешифратор, 4 - регистр битов состояния, 5 - блок контроля, б - группа магистральных усилителей-приемников, 7 - блок управления, 8 - блокируемый коммутатор магистрали, 9 - блок разрядов состояния, 10 - корректор состояния, 11 - триггер ошибки, 12 - элемент сложения по модулю два, 13 - группа элементов И, 14 - элемент И - НЕ, 15, 16 - элементы И, 17 - элемент ИЛИ, 18 - вход данных устройства, 19 - вход запуска устройства, 20 - вход адреса устройства, 21 - вход режима контроля устройства, 22 - вход признаков устройства, 23 - синхровход устройства, 24 - вход сброса устройства, 25 - магистральный вход признаков занятости устройства, 26 - 28 - первый в трет магистральные управляющие выходы устройства, 29 - выход информационной магистрали ус 18373041837304 Р 7 Уб Составитель В, ГариТехред М.Моргентал орректор М, Ткач Реда оизводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина Заказ 2866 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5тройства, 30 - выход данных устройства,31 - выход приказов устройства, 32 - контрольный выход устройства, 33 - первый информационный вход блоки руемогокоммутатора магистрали, 34 - выход регистра принятого кода приказа, 35 - выходдешифратора, 36 - выходы группы магистральных усилителей-приемников, 37-40 -первый-четвертый управляющие выходыблока управления, 41 - второй информационный вход блокируемого коммутатора магистрали, 42 и 43 - первый и второй выходыкорректора состояния, 44 - вход запретаблокируемого коммутатора магистрали, 45 -вход ошибки блока разрядов состояния.На фиг,2: 46 - элемент И-НЕ, 47 1 - 47.М -магистральные элементы И-ИЛИ.на фиг,З: 48.1-48.И - группа элементовИ, 49 - элемент ИЛИ, 50 - элемент сложенияпо модулю два,на фиг.4: 51 - элемент сложения по модулю два, 52 - элемент ИЛИ, 53 - элементИ, 54 - элемент сложения по модулю два.На фиг.5: 55 - триггер запуска, 56 -сдвиговый регистр, 57 - магистральный элемент, 58 - элемент задержки, 59 - узел магистрали управления, 60 - узел блокировки,61 - формирователь управляющих сигналов,62 - магистральный элемент И - ИЛИ, 63 -элемент задержки, 64 - элемент ИЛИ, 65 -элемент ИЛИ - НЕ. 66 - элемент ИЛИ, 67 -элемент И, 68, 69 - магистральные усилители-передатчики, 70, 71 - магистральныеусилители-приемники, 72 - элемент ИЛИ,73, 74 - элементы И, 75 - элемент сравнения, 76 - второй выход узла магистрали управления,На фиг,6; А устройство для сигнализации между процессорами в составе процессора с адресом "0", В - устройство длясигнализации между процессорами в составе процессора с адресом "1".Регистр 1 кода приказа (фиг,1) предназначен для приема и хранения кода приказа,подлежащего выполнению. Занесение в регистр 1 информации с входа 18 данных устройства выполняется по сигналу на входе 19 устройства. Код, запоминаемый в регистре 1, включает разряды непосредственно кода приказа, разряд адреса процессора, которому этот приказ направляется, и контрольный разряд нечетности всего кода.Регистр 2 принятого кода приказа предназначен для приема и хранения кода, поступающего на информационный входрегистра 2 через магистральные усилители- приемники 6 с информационной магистрали 29 устройства.На выходах дешифратора 3 формируется унитарный код с единичным сигналом5 10 15 20 25 ЗО 35 40 приказа в соответствующем входному кодуразряде, Число реально используемых комбинаций из полного набора 2", где- разрядность кода приказа, не являетсясущественным в предлагаемом устройстве.Так, в команде СИГНАЛ ПРОЦЕССОРУ системы команд ЕС ЭВМ с восьмиразряднымкодом приказа реально используются только 12 приказов.Регистр 4 битов состояния предназначен для приема и хранения кода, поступающего на информационный вход регистра 4через магистральные усилители-приемники6 с информационной магистрали 29 устройства, Одну группу входов регистра 4 составляют разряды состояния, поступающиенепосредственно с магистрали, Другуюгруппу входов составляют разряд ошибки иконтрольный разряд нечетности, сформированные корректором 10 состояния.Блок 5 контроля предназначен для проверки входного кода по условию нечетности формирования сигнала ошибки навыходе блока в случае невыполнения этогоусловия.В устройстве магистраль для двунаправленной передачи между процессорамиорганизована с использованием магистральных элементов 559 серии. Группа магистральных усилителей-приемников 6реализована на микросхемах 559 ИП 5,Блок 7 управления предназначен дляформирования сигналов управления работой устройства и сигналов управления магистралью.Блокируемый коммутатор 8 магистралипредназначен для передачи на информационную магистраль 29 устройства кода приказа с информационного входа коммутаторапо сигналу на управляющем входе или разрядов состояния с другого информационного входа коммутатора по сигналу на другомуправляющем входе, Кроме того. по нулевому сигналу на входе запрета на выходах5 блокируемого коммутатора 8 магистралиформируется нулевой код, удовлетворяющий условию контроля на нечет с единичным контрольным разрядом),Блок 9 разрядов состояния предназна 0 чен для формирования кода, отражающегосостояние процессора, которому направленприказ. Каждому действительному в данномустройстве приказу соответствует некоторый признак состояния, например стоп,5 стоп по сбою и др, Конкретное определениеприказа и соответствующего признака неявляется существенным в данном устройстве и не рассматривается., Код на выходеблока 9 разрядов состояния содержит разряды состояния в ответ на действительныеприказы, разряд, определяющий недействительный в двнном устройстве приказ,разряд ошибки принятого кода приказа иконтрольный разряд для всего кода.,Корректор 10 состояния предназначен 5для формирования сигнала ошибки при нарушении четности кода разрядов состояния, принятого в устройство. Кроме того, вслучае ошибки в коде разрядов состоянияформируются единичный разряд ошибки и 10скорректированный соответственно контрольный разряд для запоминания в регистре 4 битов состояния.Триггер 11 ошибки предназначен длязапоминания общего сигнала ошибки в принятом коде разрядов состояния.На инверсном выходе элемента 12 сло жения по модулю два формируется единич ный сигнал ошибки, если в принятом кодеприказа (на выходе регистра 2) нарушена 20четность.В режиме разрешенного контроля единичный потенциал на входе 21 режима контроля и первом входе элемента И 15) сигналошибки в принятом коде приказа с выхода 25элемента И 15 поступает на вход ошибкиблока 9 разрядов состояния для формирова-ния соответствующего разряда состояния ина вход элемента И 16. Кроме того, в режимеразрешенного контроля при обнаружении 30ошибки кода приказа в регистре 1 на выходеэлемента И - НЕ 14 формируется низкий потенциал, поступающий на вход запрета блокируемого коммутатора 8 магистрали, Приэтом вместо ошибочного кода приказа в 35магистраль передается нулевой код приказа с правильным контрольным разрядом,Таким образом, ошибка кода приказа в пе редающем процессоре не создает условияпрерывания по машинной ошибке в принимающем процессоре. На выходе элемента И16 формируется сигнал ошибки принятогокода приказа.В блокируемом коммутаторе 8 магистрали (фиг.2) магистральные элементы 45И - ИЛИ реализованы на микросхемах559 ИП 4,В блоке 9 разрядов состояния (фиг,3)разряды признаков состояния с входа 22признаков подключены к первым входам 50элементов И 48,1-48.М.Разряды недействительных приказов синформационного входа подключены к входам элемента ИЛИ 49, на выходе которогоформируется разряд недействительного 55приказа в код разрядов состояния,В корректоре 10 состояния (фиг.4) разряды состояния, разряд ошибки и контрольный разряд на входе корректора соединеныс входами элемента 51 сложения по модулю два, на инверсном входе которого формируется единичный сигнал ошибки, если во входном коде нарушена четность, Кроме того, этот сигнал ошибки по ИЛИ смешивается с сигналом ошибки, принятым по соответствующей разрядной шине из принимающего приказ процессора, и передается по шине обобщенной ошибки на выход 43 корректора,Коррекция контрольного разряда выполняется при наличии сигналов ошибок принимающего (соответствующая разрядная шина входа 36) и передающего приказ процессора (на выходе элемента 51 сложения по модулю два).В блоке 7 управления (фиг.5) по сигналу на входе 19 запуска устанавливается в единичное состояние триггер 55 запуска, выход которого соединен через магистральный элемент 57 с выходом 26 блока управления и через элемент 58 задержки с информационным входом сдвигового регистра 56, синхровход и вход сброса которого соединены. с соответствующими входами 23 и 24 блока, На разрядных выходах сдвигового регистра 56 формируются потенциалы, задающие развертку временной диаграммы работы устройства.Первый разряд выхЬда сдвигового регистра 56 соединен с входом магистральйого элемента 68 в узле 59 магистрали управления, входом элемента И 74 в формирователе 61 управляющих сигналов и входом элемента ИЛИ 66 в узле 60 блокировки. Второй разряд выхода сдвигового регистра 56 соединен с входом элемента ИЛИ 72 в узле 59 магистрали управления и входом сброса триггера 55 запуска, Третий разряд выхода сдвигового регистра 56 соединен с вторым входом элемента ИЛИ 72 в узле магистрали управления, четвертым управляющим выходом 40 блока управления и инверсным входом элемента И 74 в. формирователе 61 управляющих сигналов,Узел 59 магистрали управления предназначен для формирования сигналов управления магистралью и содержит два магистральных усилителя-передатчика 68 и 69, два магистральных усилителя-приемника 70, 71 и элемент ИЛИ 72.Рассмотрим работу устройства в системе с одним процессором (для определенности адрес "0") или в двухпроцессорной системе при сигнализации самому себе и отсутствии ошибок. В исходном состоянии обнулены триггер 11 ошибки, а в блоке 7 управления триггер 55 запуска и сдвиговый регистр 56 (фиг.1, 5 и 7),Если в устройстве сигнализация не запущена, т,е, на первом-третьем магистраль 18373045 10 15 20 25 30 35 40 45 50 55 ных управляющих выходах 26 - 28 и входе 25 признака занятости сформированы нулевые потенциалы, на выходе узла 60 блокировки независимо от адреса процессора на входе 2 О адреса формируется единичный потенциал, разрешающий сдвиг в регистре 56 нулевого потенциала с информационного входа,По сигналу на входе 19 запуска устройства в регистр 1 кода приказа заносится информация с входа 18 данных устройства, Кроме того, в блоке 7 управления устанавливается в единичное состояние триггер 55 запуска, сигнал с выхода которого через магистральный усилитель-передатчик 57 передается на первый магистральный управляю;ций выход 26 устройства, определяя тем самым признак занятости магистрали,Единичный потенциал с выхода триггера 55 запуска через элемент 58 задержки поступает на информационный вход сдвигового регистра 56, Элемент 58 задержки вводится для согласования временных диаграмм работы связанных устройств, Длительность задержки (интервал 11) определяется конкретными физическими параметрами магистральных линий, не является существенной в устройстве и поэтому не рассматривается.Передним фронтом импульсов, поступающих на синхровход регистра 56 с синхровхода 23 устройства, выполняется последовательное продвижение на первый - третий разряды выхода регистра 56 единичного потенциала с информационного входа, причем сигнал на третьем разряде выхода Формируется на два такта позже относительно сигнала на втором разряде выхода,Единичный потенциал с первого разряда выхода регистра 56 через магистральный усилитель-передатчик 68 выдается на магистральный управляющий выход 27 устройства для блокирования возможного эапускаразвертки временной диаграммы аналогичного устройства в связанном процессоре. По единичному значению второго разряда выхода регистра 56 сбрасывается триггер 55 запуска, нулевой потенциал с выхода которого через элемент 58 задержки, поступает на информационный вход регистра 56. На фиг.7 изображена задержка в четыре такта работы устройства, В интервале 12 от переднего Фронта потенциала на первом разряде до переднего фронта потенциала на третьем разряде выхода регистра 56 на первом управляющем выходе 37 блока управления формируется сигнал выдачи хода приказа, по которому на выход блокируемого коммутатора 8 магистрали передается код приказа и разряд адреса процессора, которому приказ направляется ("0"), с первого информационного входа 33 блокируемого коммутатора 8 магистрали (фиг,2). Если код в регистре 1 кода приказа не содержит ошибки (на выходе блока 5 контроля сформирован нулевой потенциал), на выходе элемента И - НЕ 14 формируется единичный потенциал, который поступает на вход 44 запрета блокируемого коммутатора 8 магистрали, разрешая передачу кода с первого информационного входа 33. С выхода коммутатора 8 код приказа выдается на информационную магистраль 29 и через группу магистральных усилителей-приемников 6 поступает на информационный вход регистра 2 принятого кода приказа, занесение в который выполняется по переднему фронту сигнала на втором управляющем выходе 38 блока управления (Формируется на выходе магистрального усилителя-приемника 71 в интервале от переднего фронта потенциала на втором разряде выхода до заднего фронта потенциала на третьем разряде выхода регистра 56). Разряды кода приказа с выхода регистра 2 принятого кода приказа поступают на вход дешифратора 3, с выходов которого сигналы действительных приказов поступают на входы соответствующих элементов И группы 13, и, если в принятом коде приказа не содержится ошибки (нулевой потенциал на инверсном выходе элемента 12 сложения по модулю два, выходе 45 элемента И 15 и инверсных входах всех элементов И группы 13), передается на выход 31 приказов устройства, Кроме того, сигналы приказов с выходов дешифратора 3 поступают на информационный вход блока 9 разрядов состояния, в котором формируются разряды состояния по значению признаков на соответствующем входе 22 устройства. Каждому действительному приказу поставлен в соответствие некоторый признак состояния, он имеет единичное значение, в коде разрядов состояния на выходе блока 9 в соответствующем разряде формируется единичный потенциал. Кокретное определение приказов и соответствующих им признаков не является существенным в предлагаемом устройстве и не рассматривается. Поскольку в принятом коде приказа ошибок не обнаружено (нулевой потенциал на выходе элемента И 15), в выходном коде блока 9 разрядов состояния формируется нулевой разряд ошибки, По сигналу выдачи битов состояния на третьем управляющем выходе 39 блока 7 управления (фомируется в интервале т 4 от фронтапотенциала на первом разряде до заднего фронта потенциала на третьем разряде выхода регистра 56) на выход блокируемого коммутатора 8 магистрали передается код разрядов состояния с второго информационного входа 41, С выхода коммутатора код разрядов состояния передается далее в информационную магистраль 29 и через группу магистральных усилителей-приемников 6 на группу входов регистра 4 битов состояния и вход корректора 10 состояния, Поскольку в коде битов состояния сформирован. нулевой разряд ошибки, то в корректоре 10 состояния (фиг.4) на шину контрольного разряда выхода через элемент 54 сложения по модулю два передается значение контрольного разряда с входа 36 без изменения, Одновременно выполняется проверка входного кода по условию нечетности. Если ошибок в коде разрядов состояния не обнаружено, на выходе 42 и разрядной шине ошибки выхода 43 формируются нулевые потенциалы. По заднему фронту сигнала на управляющем выходе 40 блока 7 управления выполняется занесение кода в регистр 4 битов состояния и триггер 11 ошибки. С выхода регистра 4 битов состояния код разрядов состояния передается на выход 30 данных устройства для дальней-щего анализа, Нулевой потенциал ошибки с выхода триггера 11 ошибки передается че( рез элемент ИЛИ 17 на контрольный выход , 32 устройства.Рассмотрим работу устройства приналичии ошибок в разных контрольных точ-ках.Если ошибки обнаружены в коде приказа до выдачи его в магистраль (на выходерегистра 1 кода приказа), то на выходе блокаа 5 контроля формируется единичный сиг,нал ошибки, который поступает на вход элемента И - НЕ 14, на выходе которого в режиме контроля формируется нулевой потенциал запрета выдачи кода приказа, Понулевому потенциалу на входе 44 запретана выходе 29 блокируемого коммутатора 8 магистрали формируется нулевой код при каза с единичным контрольным разрядом,Нулевой код приказа (недействительный для устройства) запоминается далее в регистре 2 принятого кода приказа, дешифрируется и вызывает формирование единичного потенциала на выходе элемента ИЛИ 49 в блоке 9 разрядов состояния, Код разрядов состояния с единичным раз( рядом недействительного кода приказа по ( сигналу на управляющем выходе 39 блока 7 1 управления передается через блокируемыйкоммутатор 8 магистрали на информационную магистраль 29, далее по сигналу на уп 5 10 15 20 25 30 35 40 45 50 55 равляющему выходе 40 блока управления запоминается в регистре 4 битов состояния, с выхода которого передается на выход 30 данных устройства для анализа. Таким образом, ошибка в коде приказа (передающий процессор) в режиме контроля не вызывает условия формирования машинной ошибки в принимающем процессоре.Если ошибка обнаружена в принятом коде приказа (на выходе регистра 2 принятого кода приказа), на инверсном выходе элемента 12 сложения по модулю два формируется сигнал ошибки, который передается на второй вход элемента И 15, и в режиме контроля по входу элемента И 16 в момент выдачи битов состояния (единичный сигнал на управляющем выходе 39 блока управления) через элемент ИЛИ 17 передается на контрольный выход 32 устройства, Кроме того, единичным потенциалом с выхода элемента И 16, поступающим на инверсным входы элементов И группы 13, блокируется выдача сигналов приказов на выход 31 устройства, а также по сигналу с выхода элемента И 15, поступающему на вход 45 ошибки блока 9 разрядов состояния, в коде разрядов состояния формируется единичный разряд ошибки. Код разрядов состояния передается через блокируемый коммутаоор 8 магистрали на информационную магистраль 29 и далее через группу магистральных усилителей-приемников 6 на информационный вход регистра 4 битов состояния и на вход корректора 10,Если ошибок в принятом коде разрядов состояния не обнаружено (нулевой потенциал на инверсном выходе элемента 51 сложения по модулю два), он без изменения запоминается в регистре 4 битов состояния по сигналу на четвертом управляющем выходе 40 блока управления и передается далее на выход 30 данных устройства для анализа,Таким образом, если ошибка обнаружена принимающим процессором в полученном коде приказа. выполнение приказов блокируется, пославшему приказ процессору передается сообщение об ошибке в соответствующем разряде битов состояния, а также формируется сигнал ошибки на контрольном выходе 32 в момент выдачи в информационную магистраль 29 разрядов состояния.Если ошибка обнаружена в принятом из информационной магистрали коде разрядов состояния (формируется сигнал ошибки на выходе 42 корректора 10 состояния), то в разряде ошибки выхода 43 формируется единичный потенциал, Скорректированный код разрядов состояния запоминается по5 10 15 20 25 30 35 40 45 50 55 сигналу на управляющем выходе 40 блока управления в регистре 4 и передается на выход 30 данных для дальнейшего анализа, Кроме того, сигнал ошибки с выходе 42 корректора запоминается в триггере 11 ошибки и передается через элемент ИЛИ 17 на контрольный выход 32 устройства.Рассмотрим работу устройства в двухпроцессорной системе при сигнализации процессора с адресом "0" (устройство А) процессору с адресом "1" (устройство В). По сигналу на входе 19 запуска устройства А (фиг,5, 6, 7) устанавливается в единичное состояние триггер 55 запуска, с выхода которого единичный потенциал через магистральный усилитель-передатчик 57 передается на магистральный управляющий выход 26 устройства А и поступает на магистральный вход 25 признака занятости в устройстве В, По этому сигналу и единиц- ному потенциалу на входе 20 адреса узел 60 блокировки устройства В формирует на выходе нулевой потенциал, запрещающий сдвиг в регистре 56, Так как в устройстве В не выполняется команда сигнализации (отсутствует сигнал на выходе 19 запуска), на первом магистральном управляющем выходе 26 и на выходах регистра 56 сформированы нулевые потенциалы. В устройстве А по нулевым потенциалам на входе 20 адреса и магистральном входе 25 признака занятости узел 60 блокировки формирует на выходе единичный потенциал, разрешающий сдвиг в регистре 56.Кроме того, по сигналу на входе 19 запуска устройства А в регистре 1 кода приказа запоминаются код приказа и единичный разряд адреса процессора, которому приказ направляется. В интервале 1 з (от переднего фронта сигнала на первом регистре до переднего фронта сигнала на третьем разряде выхода регистра 56) в устройстве А формируется сигнал выдачи кода приказа на первом управляющем выходе 37 блока 7 управления, Сигнал приема и дешифрации приказа формируется на выходе 28 узла 59 магистрали управления устройства А и через магистральные усилители-приемники 71 в узлах 59 магистрали управления устройств А и В передается на управляющие выходы 38 блоков 7.управления обоих устройств. По этим сигналам код приказа запоминается в регистре 2 принятого кода приказа, Единичный разряд адреса процессора, которому направляется приказ с выхода регистра 2 принятого кода приказа, передается на адресные входы блоков управления,В формирователе 61 управляющих сигналов выполняется сравнение адресов передающего и принимающего приказ процессора. По результату сравнения на управляющем выходе 39 блока управления устройства В в интервале тз формируется сигнал выдачи битов состояния. По этому сигналу код разрядов состояния. сформированный на выходе блока 9 разрядов состояния устройства 8, через блокируемый коммутатор 8 магистрали выдается в информационную магистраль 29 и далее в устройстве А через группу магистральных усилителей-приемников 6 поступает на информационный вход регистра 4 битов состояния, где запоминается по сигналу на четвертом управляющем выходе 40 блока 7 управления, С выхода регистра 4 код разрядов состояния, полученный из устройства В, передается на выход 30 данных устройства А для анализа, Кроме того, в интервале т 4 выдачи в магистраль 29 битов состояния в устройстве В на выходе элементов И группы 13 формируются сигналы приказов, если не обнаружено ошибок в принятом коде приказов (нулевой потенциал на инверсном выходе элемента 12 сложения по модулю два),Если в устройстве В обнаружена ошибка в принятом коде приказа, выдача сигналов приказов на выход 31 приказов блокируется, в разряде ошибки кода разрядов состояния формируется единичный потенциал и на контрольный выход 32передается сигнал ошибки.Если ошибка обнаружена в коде приказа до выдачи его в информационную магистраль (на выходе регистра 1 кода приказа устройства А), то на выходе элемента И - НЕ 14 формируется нулевой потенциал запрета выдачи кода приказа, по которому в информационную магистраль 29 передается нулевой код приказа с правильным контрольнм разрядом. Нулевой код приказа в устройстве В воспринимается как недействительный, блок 9 разрядов состояния формирует единичный потенциал в соответствующем разряде ошибки и передает сформированный таким образом код разрядов состояния в информационную магистраль, Никаких управляющих воздействий в устройстве В в этом случае не вырабатывается. Код разрядов состояния с индикацией об ошибке принимающего процессора в соответствующем разряде запоминается в регистре 4 битов состояния устройства А и передается на выход 30 данных для анализа.Рассмотрим работу устройства в конф- . ликтной ситуации - одновременная сигнализация обоих процессоров(фиг.5, 6, 8), Приотсутствии сигнализации на выходах узлов 60 блокировки обоих устройств А и В независ мо от адреса сформированы единичныепот нциалы, разрешающие сдвиг в регистрах 56 нулевых потенциалос информационных входов. Предположим, что обапроцессора сигнализируют одновременйо, 5т.е.:на первом магистральном управляющемвы оде 26 устройства А и соответствующемем магистральном входе 25 признака занятос и устройства В, а также на первом магист альном управляющем выходе 26 10уст ойства В и соответствующем ему магистр льном входе 25 признака занятости устр йства А сформированы единичныепот нциалы. Тогда в соответствии с при-.ор тетом на выходе узла 60 блокировки 15уст ойства А единичный потенциал, разреша щий сдвиг в регистре 56, поддерживаетс по цепи адреса (нулевой потенциал напервом адресном входе 20), а на выходеузл 60 блокировки устройства В формируетс нулевой потенциал запрещающийсдв г в регистре 56. Таким образом, привст ечной одновременной сигнализациипе вым запускается устройство, входящеев и оцессор с адресом "0", На фиг.8 приве ена диаграмма при одновременнойсиг ализации обоих процессоров друг другу ( риказ "0" .".1" и "1" . "0"). Пунктиромпоказана временна диаграмма для случаяодновременной сигнализации обоих процесроров самим себе (т.е. приказ "0"-"0" и"1".-"1").,Блокировка развертки временной диагра мы в устройстве В обеспечивается единич ыми потенциалами с магистрального 35вхо а 25 признака занятости. затем сигнала и на выходах магистральных усилителейприемников 70 и 71,Запускразвертки начинается через интер ал т 5 после снятия сигнала на магистра ьном управлением выходе 28.Дл тельность интервала 1 е обеспечиваетсяэле ентом 63 задержки. Конкретное значение интервала времени между окончаниемраз ертки временной диаграммы в одном 45уст ойстве и запуском ее в другом определ ется физическими характеристикамиг стральных линий, не является сущестн ой в предлагаемом устройстве и не рассм тривается. После запуска развертки 50вре енной диаграммы в одном из устройствеотр батывается последовательность действий описанная ранее,1 При работе устройства в автоматичес о режиме контроля возникающие ошибки борудования передающего процессораник гда не вызывают ошибок в принимающе процессоре, Об ошибке оборудованияпр нимающего процессора передающиипр цессор информируется соответствуюма ве кФормула изобретения Устройство для сигнализации между процессорами, содержащее регистр кода приказа, регистр принятого кода приказа, дешифратор, регистр битов состояния, блок контроля. блок разрядов состояния и блок управления, синхровход и вход сброса которого соединены с одноименными входами устройства, вход запуска которого соединен с входом запуска блока управления и входом записи регистра кода приказа, информационный вход и выход которого соединены с входом данных устройств и входом блока контроля соответственно, выхОд регистра принятого кода приказа соединен с первым адресным входом блока управления и с информационным входом дешифратора, выход которого соединен с информационным входом блока разрядов состояния, вход признаков которого соединен с одноименным входом устройства, выод регистра битов состояния соединен с выходом данных устройства, адресный вход блока управления соединен с входом задания адреса устройства, первый и второй выходы блока управления соединены соответственно с синхровходами регистров принятого кода приказа и битов состояния, вход запрета блока управления соединен с магистральным входом признака устройства, третий, первый, четвертый выходы блока управления соединены с соответствующих щей установкой битов состояния. Возврат битов состояния с неправильной четкостью указывает, что скорее всего неисправна магистраль, В принимающем процессоре ошибка в принятом коде приказа не вызывает выработки никаких исполнительных сигналов, формируется только сигнал ошибки. Таким образом, при использовании устройства обеспечивается идентификация возможного источника возникшей ошибки, при этом логические компоненты устройства (передающий и принимающий процессоры и магистраль) оказываются изолированы с точки зрения распространения ошибки, что позволяет сохранить работоспособность исправных компонентов, Вместе с этим в устройстве сохранена возможность работы в режиме блокировки контроля, когда делается попытка выдачи, приема и выполнения приказа, код которого сформирован или принят с ошибкой. Использование устройства позволяет такжесократить объем вспомогательного оборудования межпроцессорной магистрали - из устройства исключены регистры промежуточного хранения, мультиплексоры и линии обратных связей.ми магистральными управляющими выходамиустройства, отл ича ю щееся тем, что, с целью повышения надежности и упрощения устройства, в него дополнительно введены блокируемый коммутатор магистрали, группа приемников, корректор состояния, триггер ошибки, элемент сложения по модулю два, группа элементов И, элемент И-НЕ, два элемента И, элемент ИЛИ, выход которого соединен с контрольным выходом устройства, первый информационный вход блокируемого коммутатора магистрали соединен с выходом регистра кода приказа, вход режима контроля устройства соединен с первыми входами первого элемента И и элемента И-НЕ, второй вход и выход .которого соединены соответственно с выходом блока контроля и входом запрета блокируемого коммутатора магистрали, выход которого поразрядно соединен с выходом информационной магистрали устройства и с входами приемников группы, выходы которых соединены с соответствующими информационным входом регистра принятого кода приказа, первой информационной группой входов регистра битов состояния и с информационным входом кооректора состояния, первый и второй выходы которого соответственно соединены с информационным входом триггера ошибки и второй группой информационных входов регистра битов состояния, синхровход которого соединен с синхровходом тригге ра ошибки и подключен к входу синхронизации устройства, вход сброса и выход триггера ошибки соответственно соединены с входом сброса устройства и первым входом элемента ИЛИ, выход блока разря дов состояния соединен с вторым информационным входом блокируемого коммутатора магистрали, первый и второй управляющие входы которого соединены соответственно с третьим и четвертым выхо дами блока управления, выход регистрапринятого кода приказа соединен с входами элемента сложения по модулю два, инверсный выход которого соединен с вторым входом первого элемента И, выход которого 20 соединен с входом ошибки блока разрядовсостояния и первым входом второго элемента И, второй вход и выход которого соединены соответственно с четвертым выходом блока управления и с вторым входом эле мента ИЛИ и инверсными входами элементов И группы. прямые входы и выходы которых соединены с выходами дешифратора и выходами приказов устройства соответственно,