Устройство для управления обменом информации процессора с внешними устройствами

(5 р 4 С 06 Р 13/ ОПИСАНИЕ ИЗОБРЕТЕ ЕТЕЛЬСТ К АВТОРСКОМ 24 адрес йетного ус ос ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР(71) Институт проблем управленияи Мбсковский институт электронногомашиностроения(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОБМЕНОМ ИНФОРМАЦИИ ПРОЦЕССОРА С ВНЕШНИМИУСТРОЙСТВАМИ(57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах дляуправления обменом большого количества внешних устройств в режиме прямого доступа к памяти. Целью изобрете- .ния является сокращение аппаратурныхзатрат при подключении группы внешнихтройств и расширение функциональпс возможностей за счет обеспечениятакова сеанса передачи при обнарузобретение относится к вычисли"ной технике и может быть исполь-но в вычислительных системах для 1жении в передаваемом от внешнего устройства массиве заданных управляющих кодов, Цель достигается тем, что в устройство, содержащее блок канальных усилителей, блок дешифрации адресов и команд, блок захвата каналов и блок синхронизации, введены многоканальный блок управления прямым доступом, два блока абонентских передатчиков, блок абонентских приемников, генератор импульсов, блок буферных регистров иблок памяти управляющих кодов. Каждый канал многоканального блока управления прямым доступом программируется процессором, который определяет режим работы (ввод, вывод), начальный ОЗУ, длину массива, тип приорит обслуживания канала и т.д. На каждом цикле прямого доступа устройства для каждого канала организуют выдачу адреса ячейки ОЗУ в адресной части цикла и выдачу сигнала "Ввод" или "Вывод", направляющего. информацию от ОЗУ к внешнему устройству или наоборот. В режиме "Вывод" каждое слово от внешнего устройства анализируется в блоке памяти управляющих кодов и в случае его принадлежности ко множеству управляющих (служебных) кодов формируется код, который может исполь-зоваться внешним устройством или/и выдаваться процессору как вектор преры- вания. 8 ил. управления обменом большого количества внешних устройств в режиме прямогодоступа к памяти (ПДП).1508223 Составитель И.Хазова;Редактор Л.Пчолинская Техред А.Кравчук. Корректор М.Самборска 68 з 5542/51 ВНИИПИ Производственно-издательский комбинат "Патент", г. Ужгород Гагарина сударственного 113035, омитета по изобретениямосква, Ж, Раушская на Подписное крытиям при ГКНТ СССР д. 4/5,1508223Цель изобретения - сокращение аппаратурных затрат устройства при подключении группы внешних устройств и расширение функциональных воэможнос 5 тей за счет обеспечения останова сеанса передачи при обнаружении в передаваемом от внешнего устройства массиве заданных управляющих кодов.На Фиг,1 представлена блок-схема 10 устройства; на фиг.2-6 - функциональные схемы блока дешифрации адресов и команд, блока захвата канала, блока синхронизации, многоканального блока управления прямым доступом и блока 15 буферных регистров адреса и признаков; на фиг.7 и 8 - временные диаграммы работы, устройства в режимах "Ввод" и Вывод".Устройство (фиг.1) содержит блок 20 1 дешифрации адресов и команд, блок 2 буферных регистров адреса и признаков, блок 3 канальных усилителей, включающий узлы 4 и 5 шинных формирователей, узел 6 канальных приемников и узел 7 канальных передатчиков, блок 8 синхронизации, многоканальный блок 9 управления прямым доступом, блок 10 памяти управляющих кодов, блок 11 захвата канала, генератор 12 импуль сов, блоки 13 и 14 абонентских передатчиков и блок 15 абонентских приемников, а также шины 16 адресно-информационной магистрали процессора, группу входов 17 запроса прямого доступа, 35 группу выходов 18 разрешения прямого доступа, группы выходов 19 и 20 причины останова прямого доступа, выходы 21 и 22 задания направления обмена, внутренние шины 23 и 24 данных и адре 40 са и линии 25-52 внутренних связей между блоками устройства.Блок 1 дешифрации адресов и команд (Фиг.2) предназначен для дешифрации адресов регистров блоков 2 и 9 и 45 команд обращения и содержит дешифратор 53 адреса и дешифратор 54 команд, которые могут быть выполнены, например, на базе постоянной памяти, ре-. гистры 55 и 56, элементы И 57-60, 50 элементы И-НЕ 61-65, элемент ИЛИ 66, элементы НЕ 67 и 68 и элемент 69 задержки, На фиг.2 показан также канальный приемник 70 узла 6.Блок 11 захвата канала (Фиг.З) служит для захвата шин 16 на период . выполнения одного цикла прямого дос- тупа и содержит триггеры 71 и 72, узел приоритета, состоящий иэ элементов И-НЕ 73 группы, элемента И-НЕ74 и элементов ИЛИ 75 группы, элемент ИЛИ-НЕ 76, элементы И 77-79,формирователь 80 импульса, состоящийиз элемента 81 усиления, токоограничительного резистора 82 и накопительного конденсатора 83. На фиг,З показаны также канальные передатчики 8486 узла 7 и канальный приемник 87.Блок 8 синхронизации (фиг,4) предназначен для синхронизации работыблоков устройства и формирования синхронизирующих сигналов внешним устройствам и процессору и состоит изпостоянной памяти 88, регистра 89,элементов И-НЕ 90 и 91, элементаИ 92, элемента ИЛИ 93, элементаИ 94, элемента НЕ 95 и узла 96 согласующих резисторов,Многоканальный блок 9 управленияпрямым доступом (фиг.5) предназначен для управления внешним устройством, хранения н формирования сигналов режима и состояния внешних устройств, выдаваемых в шины.16, и содержит элементы ИЛИ 97-99, группуузлов 100 и 101 управления прямымдоступом, реализованных например,на БИС типа КР 580 ВТ 57, и элементНЕ 102. Число обслуживаемых внешнихустройств зависит от количества узлов100 и 101. При реализации на БИС типаКР 580 ВТ 57 каждый узел 100 (101)имеет четыре канала,Блок буферных регистров адреса и признаков (фиг.6) служит для буферирования адреса ячейки памяти подключенного к шинам 16 канала и особых признаков и содержит регистр 103. младшего байта, регистр 104 старшего байта, регистр 105 расширения и линии 106 старших разрядов. При подключении абонентов, работающих словами или байтами данных при отсутствии в адаптерах связи коммутации байтов на шинах 16 между шинами старшего и младшего байтов, регистры 103 и 104 могут быть выполнены в виде восьми- разрядных регистров и служат для хранения адреса ячейки памяти в течение одного цикла прямого доступа. Млад 3шие семь разрядов регистров 103 и 104 подключаются к старшим разрядам шин 23 и 25.1 соответственно, так что нулевой разряд шины 23 не управляется регистром 103, а восьмой разряд шины 25.1 - регистром 104, Вось23 6 50 5 15082 мые разряды регистров 103 и 104 подключаются соответственно к восьмому разряду шины 25.1 и шестнадцатомуразряду шины 25,2 Регистр 105 предназначен для хра"кения разрядов расширения адреса,если шины 16 имеют более шестнадцатиразрядов адреса, а также. признаков, 10управляющих процессом обмена. Например, в регистр 105 процессор можетзаписать признак байтовой операции(выход 34), признак вывода или вводабайтов в старшие разряды ячеек памяти 15и т,п.Если адаптеры связи абонентов могут коммутировать байты данных междуразрядами старшего и младшего байтовшин 16, все выходы регистров 103-105 20при помощи распаечного поля (не показано) могут быть соединены с шинами23, 25.1 и 25,2,Устройство в своем составе имееттакже шинные формирователи 107-109 25узла 4 и элемент И 110,Блок 10 памяти управляющих кодовпредназначен для дешифрации управляющих (служебных) кодов, содержащихсяв сообщении абонента, передаваемом в 30режиме прямого доступа в ОЗУ, Поадресам этих кодов блок 10 содержитсоответствующие признаки, идентифици,рующие каждый из заданных кодов, Этипризнаки выдаются абоненту по линиям20 и могут быть использованы абонентом, например, для формирования вектора прерывания. Показанные на чертежах связи блока 1 О соответствуют томуслучаю когда служебные коды имеют 40байтовый формат, вследствие чего достаточно контролировать только шины 23.Устройство работает следующимобразом.На этапе подготовки устройства к 45работе процессор осуществляет загрузку рабочих параметров в управляющиерегистры подканалов узлов 100 (101)блока 9, загрузку начальных адресовпамяти ОЗУ, загрузку счетчиков длинымассива передаваемых или принимаемыхданных. Операции по занесению указанных параметров осуществляются поуправляющим сигналам блока 1,которыйанализирует состояние сигналов на шинах 23 и 25 в адресном цикле работычерез 4, открытий для чтения шин 16сигналом на линии 42. Код адреса на.шинах 23 и 25 сопровождается сигналами синхронизации СИА, "Ввод" ("Вывод"), проходящими с шин 16 черезузел 5 по линиям 30.2, 30,3 (30,1),и разрешающим сигналом ВУ (линия 27),поступающим через узел 6. Если код адреса на шинах 23 и 25 принадлежитк области адресов регистров каналовблока 9, то блок 1 транслирует нашины 24 четыре младших разряда кодаадреса для выбора заданного регистразаданного канала, а также сигналыв линиях . 35-37, осуществляющие синхронизацию операции записи (линия 36),информации с шин 23 или чтения (ли-ния 37) из регистра канала для выбранного сигнала на одной из линий35 узла 100 или 101. При обращениипроцессора к регистру 105 блок выдает сигнал в линию 26, по которомуданные с шин 23 заносятся в регистр105, При обращениях процессора клюбому регистру устройства блок 1выдает по линии 31.4 через узел 5сигнал СИП (Синхронизация пассивного устройства" ),После загрузки регистров узлов100 (101) и регистра 105 устройствоготово к работе и ожидает прихода сигналов запроса прямого доступа (ЗПД)по линиям 17 от абонентовСигнал в каждой линии 17, поступаяот соответствующего абонента черезблок 15 на блок 9, возбуждает соответствующий канал блока 9, который транслирует сигнал запроса по соответствующей линии 38 в блок 11. Еслиодновременно по линиям 17 в один изузлов 100 (101) поступает несколькозапросов, то конфликт между ними разрешается встроенной в узел 100 (101)схемой приоритета, режим работы которой (дисциплина обслуживания) задается процессором. Решение конфликта призапросе прямого доступа от несколькихузлов 100 и 101 возложено на узелприоритета блока 11, образованныйэлементами И-НЕ 73, 74 и ИЛИ 75. Свыхода этого узла по линии 32.1 формируется сигнал запроса прямого досту-.па (ТПЛ), проходящий на шины 16 через передатчик 85 узла 7, Процессор,приняв сигнал ТПД, выдает сигнал разрешения (ППД 1), который через приемник 87 узла 6 по линии 29 устанавливает триггеры 71 и 72, снимая сигналТПД в линии 16.1 и формируя сигналподтверждения выбора (ПВ) в линии322. Последним сигналом, проходящимчерез передатчик 84, процессор уведомляется о том, что устройство захватило системный канал (шины 16) и готовок выполнению операций прямого досту 5па к памяти. Кроме этого, блок 11 полиниям 41 запускает блок 8, устанавливая его в исходное состояние, и выдает по линии 39 сигнал, уведомляющийвыбранный канал блока 9 о начале его 10работы в режиме прямого доступа.С этого момента начинаются синхронные операции по управлению передачейданных йа шинах 16 под управлениемблоков 8 и 9, тактируемых генератором 1512 но линии 46.В зависимости от заданного режимакаждый канал блока 9 (узлов 100 и 101)может работать в режимах "Ввод" (чтениеданных ОЗУ для абонента) или "Вывод" 20(запись данных от абонента в ОЗУ).При выполнении, операции "Ввод"узел 100 (101) по сигналу на линии 39вьдает на шины 23 значения разрядов9-16 адреса, к которому производитсяобращение. Сигнал в линии 43 записывает значение этих разрядов с шин23 в регистр 103 блока 2, стробируетблок 8, разрешая последнему черезэлементы И 94 и ИЛИ 93 переключить по 30линии 42 шинные Формирователи узла4 на передачу данных иэ регистровблока 2 на шины 16. Сигнал в линии51 открывает выходы регистров 103105 блока 2. Блок 9 выдает на шины 23 35значение разрядов 1-8 младших разрядов адреса и Формирует сигнал в линии52, которым эти разряды заносятся врегистр 104. Одновременно с этим полный код адреса и сигнал в линии 34 40"Байт" (если он установлен ранее врегистре 105 процессором) через узел 4 проходят на шины 16.На следующем шаге блок 9 вьдает на линию 49 выбранного канала и да лее через блок 13 в линию 18 сигнал разрешения прямого доступа, уведомляя абонента о том, что осуществляется адресная Фаза цикла и адрес ячейки ОЗУ, к которой производится обращение, выставлен на шины 16. Вьдачей сигнала на линию 37 блок 9 определяет режим чтения ОЗУ. По этому сигналу блок, 8 снимает сигнал с линии 42, блокируя вьдачу адреса на шины 16, выдает сигнал "Ввод" по линии 31,3, проходящий через узел 5 на шину 16 иИ 11 определяющий операцию Чтение ОЗУ Получив сигнал "Ввод"; ОЗУ производнт чтение заданной ячейки и выставляет на шины 16 данные, после чегоФормирует на шинах 16 сигнал СИП,разрешающий чтение этих данных абоненту.Блок 8 выдает сигнал записи в линию 44, который транслируется черезблок 14 по линии 21 абонентам и посигналу СИП, прошедшему на его входпо линии 30.4, снимает в линии 31,3сигнал "Ввод". Далее блок 8 снимаетсигнал ЗП с линии 44. ОЗУ Фиксируетпропадание сигнал "Ввод и снимаетсигнал СИП и данные с шин 16. В ответна снятие сигнала СИП блок 8 вырабатывает в ликии 40 сигнал сброса операции, по которому блок 11 переходитв исходное состояние, сбрасывая триггеры 71 и 72 и устанавливая в исходное состояние блок 8 сбросом сигналовв линиях 32,2 и 41.2, Блок 9 снимаетсигналы в линиях 37 и 49.Таким образом, операция "Ввод" завершается, а все блоки устройства возвращаются в исходное состояние,При выполнении операции "Вывод,при которой осуществляется записьданных в ОЗУ, захват канала осуществляется точно так же, как и при операции "Ввод" (Фиг,8),По сигналу в линии 39 выбранногокакала блок 9 выдает сигнал разрешения в линию 49 и далее через блок 13в линию 18 абонента. Блок 8 организует, как при операции "Ввод", адреснуюФазу цикла н вьдает по линии 45 абоненту разрешение вьдачи его данныхна шины 16. Далее блок 8 устанавлива"гт в линии 31.1 сигнал, проходящийчерез узел 5 на шины 16 и инициирующий режим записи данных ОЗУ, Выполнив запись данных абонента по адресу, заданному на адресной фазе цикла,ОЗУ Формирует на шинах 16 сигнал СИП,поступающий через узел 5 по линии30.4 в блок 8, Поэтому сигналу блоки .8, 11 и 9 завершают операцию "Вывод",аналогично тому, как эта фаза выполняется в цикле "Ввод".При выполнении операций "Ввод" и,"Вывод" заданное процессором для дан"ного канала число циклов (или что тоже самое объем передаваемого массива)контролируется счетчиком длины массива канала, который по достижению этого числа вьдает в линию 48 сигнал"Конец счета". Этот сигнал через передатчик узла 14 поступает по линии 19и уведомляет абонента о завершении передачи.При вьпголнении операции Вывод" данные от абонента, выдаваемые на шины 16, поступают через узел 4 и шины 23 на вход блока 10, стробируемый сигналом на линии 45. Если на вход блока 10 поступает один из заданных управляющих кодов, то при чтении ука заикой кодом ячейки на линиях 47 появляется код признаков, соответст" вующий управляющему коду на шинах 16. С линии 47 код признаков поступает через блок 14 в линии 20 абоненту. 15Когда различия управляющих кодов не требуется, блок 1 О может быть выполнен на базе дешифратора,Формула изобретения 20Устройство для управления обменом информации процессора с внешними устройствами, содержащее блок канальных усилителей, первая и вторая группы 25 входов-выходов, первая группа входов и первая группа выходов которого явля. ются соответствующими группами входов выходов, входов и выходов устройства для подключения к адресно-информацион 30 ным шинам процессора, блок дешифрации адресов и команд, первая, вторая и третья группы информационных входов и разрешающий вход которого подключены соответственно к третьей и четвертой группам входов-выходов, второй группе выходов и первому выходу блока канальных усилителей, блок захвата канала, группа синхронизирующих входов, первая группа выходов и вход 10 разрешения которого соединены соответ. ственно с второй группой выходов, второй группой входов и вторым выходом блока канальных усилителей, блок синхронизации группа выходов, синхро 45 низирующий и установочный входы и первый выход которого соединены соответственно с третьей группой входов и второй группой выходов блока канальных усилителей, выходом и установочным входом блока захвата канала, о т . л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат и расширения функциональных возможностей устройства за счет обеспечения останова передачи по заданным кодам, в него введены блок буферных регистров адреса и признаков, много" канальный блок управления прямым доступом, генератор импульсов, блок па" мяти управляющих кодов, два блока абонентских передатчиков и блок або" нентских приемников, причем группы выходов первого и второго блоков абонентских передатчиков являются соответствующими группами выходов устройства для подключения к входам разрешения прямого доступа соответствующих внешних устройств и группам управляющих входов внешних устройств, группа входов блока абонентских приемников является группой входов устройства для подключения к выходам запроса прямого доступа соответствующих внешних устройства, группа входов первого блока абонентских передатчиков и группа выходов блока абонентских приемников соединены соответственно с группой выходов разрешения прямого доступа и группой входов запроса прямого доступа многоканального блока управления прямым доступом, тактовый вход которого соединен с выходом генератора импульсов и тактовым входом блока синхронизации, вторым выходом подключенного к синхронизирующему входу блока памяти управляющих кодов, выход сигнала конца счета многоканального блока управления прямым доступом, второй и третий выходы блока синхронизации и группа выходов блока памяти управляющих кодов соединены с группой входов второго блока абонентских передатчиков, группа адресных входов блока памяти управляющих кодов соединена с третьей группой входов-выходов блока канальных усилителей, группой входов-выходов блока буферных регистров адреса и признаков и группой информационных входов- выходов многоканального блока управления прямым доступом, группа адресных входов-выходов которого подключена к первой группе выходов блока дешифрации адресов и команд и группе информационных входов блока буферных регистров адреса и признаков, группавыходов и выход которого соединены с четвертой группой входов-выходов блока канальных усилителей, а группа входов разрешения записи и чтения - с первым выходом блока дешифрации адресов и команд и группой стробирующих выходов многоканального блока управления прямьи доступом, группа синхронизирующих входов-выходов и вход сброса которого подключены соответст-.венно ко второй группе выходов блокадешифрации адресов и команд и третьему выходу блока канальных усилителей,а группа выходов запроса и группавходов разрешения прямого доступа -соответственно к группе входов запроса и второй группе выходов блока захвата канала, вход режима, вход строба захвата и четвертый выход блока 10 синхронизации соединены соответственно с второй группой выходов блока дешифрации адресов и команд, группойстробирующих выходов многоканальногоблока управления прямым доступом ивходом блока канальных усилителей,второй выход блока дешифрации адресови команд соединен с третьей группойвходов блока канальных усилителей.