Цифроаналоговый преобразователь с многофазным выходом

ия в много ности иэ дных имовым предгофазгегулиние об- ожности дл ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР Н АВТОРСКОМУ СВИДЕТЕРЬСТВУ 4189082/24-2404,02,8730.04.89. Бюл. Р 16В.И. Кочергин681,325(088.8)Авторское свидетельст6447, кл. Н 03 М 1/82торское свидетельство6225, кл. Н 03 М 1/82(54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛС МНОГОФАЗНЫМ ВЫХОДОМ(57) Изобретение относится к автомтике и вычислительной технике ипредназначено для примененфазных системах автоматического регулирования и электропривода. Цельизобретения - расширение областиприменения за счет воэможменения длительности выхо 1Изобретение относится к автоматке и вычислительной технике иназначено для применения в мноных системах автоматического ррования и электропривода.Цель изобретения - расширеласти применения за счет возмизменения длительности выходных импульсов путем одновременного сдвигпереднего и заднего Фронтов.На Фиг. 1 приведена структурнаясхема цифроаналогового преобразоватвля с многофазным выходом; нафиг. 2 а - для однофазного кода и =(двоичного кода) старшего разрядавходного сигнала В двухфазные сигналы А (а 1, а) старшего разряда пульсов путем одновременного сдвигапереднего и заднего Фронтов. Преобразователь содержит генератор импульсов, счетчик импульсов, старший разряд которого выполнен в многофазномкоде с числом фаз, в два раза меньшим числа выходных фаз, два сумматора и блок формирования многофазногосигнала, выполненный на ш по числувыходных Фаз одноразрядных сумматорах, ш формирователях промежуточногокода, ш элементах 2 И-ИЛИ и преобразователе многофазного кода. На выходе каждого одноразрядного сумматора формируются импульсы с .гналов переноса, длительность которых пропорциональна входному коду, а серединаэтих импульсов строго привязана кначалу цикла переключения счетчикаимпульсов, 11 ил. счетчика 2; соответствующие четыремкод комбинациям 1-17, и выходныфаз устройства 1 - 14 наых шинах 10 соответственно длия входного сигнала В и В(В . В), на Риг. 2 о - для и = 1 однофазные сигналы Ы" - Я на первыхвходах одноразрядных сумматоров 7 исоотвествующие им сигналы обычногоциФрового кода О, 1; на фиг. 3 -и = 1 диаграммы изменения выходныхсигналов 1 - 14 в координатах цифр0,1, эквивалентных однофазным сигналлам 18 - Я и однофазным сигналам Вестаршего разряда входного кода, наэтих же диаграммах представлены сигкалы Фаз старшего разряда счетчика"г ОггбР Ю бЬг. Ы Составитель В. Войтоведактор О. Спесивых Техред А. Кравчук Ка авцова Подписное бретениям и откратиям аушская иаб., д. 4/5 КИТ СССХгЮгд/,7 бХ 5 д 0 р 4 2 Я4 Заказ 2167/56 Тираж 885 ВНИИПИ Государственного комитета по и 113035, Москва, Ж"35, Производственно"издательский комбина а г 4поступающие на вторые входы соответствующих элементов 4; на фиг. 4 -для двухфазного кода и = 2 старшего(разряда входного сигнала В четырех 5фазные сигналы А (а-а 4), соответствующие восьми кодовым комбинациям1-7111, и выходные сигналы устройства 1 - 1 соответственнс для В( иВ( (Вс Р), здесь также приведеныдвухфазные сигналы А (а 5, а) навыходных шинах преобразователя 5;на фиг. 5 - для и = 2 двухфазныесигналы Б - Б 11 на первых входах одноразрядных сумматоров 7 и соответствующие им сигналы обычного цифрового кода О - 3; на Фиг. 6 - для и = 2диаграммы изменения выходных сигналов1 - 1 в координатах цифр О - 3,эквивалентных двухфазны сигналам 20Б - Б и двухфазным сигналам В(старшего разряда входного кода, наэтих же диаграммах представлены сигналы фаз старшего разряда счетчика2, поступающие на вторые входы соответствующих элементов 4; на Фиг.7для трехфазного кода и = 3 старшегоразряда входного сигнала В шестифаэные сигналы А (а - аб), соответст-вующие двенадцати кодовым комбинациям1-ХТ 1, и выходные сигналы устройства1(-1, соответственно для В и В(В с В), здесь также приведены трех(1фазные сигналы А (а, а, а) навыходах преобразователя 5; на Фиг.8 -1 сы 35для и = 3 трехфазные сигналы Бна первых входах одноразрядных сумматоров 7 и соответствующие им сигналы обычного цифрового кода 0 - 5;на Фиг. 9 - для и = 3 диаграммы иэ 40менения выходных сигналов 1 - 1(2в координатах цифр О - 5, эквивалентных трехфаэным сигналам - - и трехфазс" сгным сигналам Е старшего разряда входного кода, на этих же диаграммах представлены сигналы Фаз старшего разрядасчетчика 2, поступающие на вторыевходы соответствующих элементов 4;на фиг. 10 - соответственно для и = 1,и = 2 и = 3 цифровые множества,50определяющие работу одноразрядныхсумматоров 7; на Фиг. 11 - примерыниспользования предложенного устроиства соответственно в многодвигательном приводе постоянного тока, много 55фазном приводе переменного тока ипреобразователе постоянного тока впостоянный ток другого значения напряжения. Схема (Фиг. 1) содержит генератор 1 импульсов, счетчик 2 импульсов (в котором младшие разряды А" могут быть выполнены в любом коде, с любым основанием системы счисления, а старший разряд А выполнен в многофазном коде с основанием системы счисления, в два раза большим основания системы счисления сраршего разряда В входного кода), блок 3 Формирования многофазного сигнала, выполненный на элементах 4.1, 4.2 4.щ 2 И-ИЛИ, преобразователе 5 многоФазного кода, формирователях 6.1, 6,2 6.щ промежуточного кода и одноразрядных сумматорах 7,1, 7.2 7.щ, сумматоры 8, 9, выходные шины 10 и шины 11 входного кода.Младшие разряды В входного кода выполняются в системе счисления и коде, совпадающими с выполнением младших разрядов А" счетчика 2. Выходные шины младших разрядов А счетчика соединены с вторыми входами сумматоров 8, 9 соответственно в прямом и обратном кодах1Пусть код старших разрядов В шин 11 входного кода представлен многофазным кодом (и = 1, 2, 3 , где и - число фаз), при этом двоичный код рассматривается как частный случай многофазного кода при числе фаз и = 1 (основание системы счисления 2 и). Вход старшего разряда В содержит шины для прямых и инверсных сигналов фаз Вг,В( в вп Выход старшего разряда счетчика А содержит аналогичные шины сигналов в два раза большего числа Фаз, соответственно а 1,.а 2 паабаяТретий и четвертый входы элементов 4 соединены соответственно с прямыми и инверсными сигналами фаз старшего разряда счетчика 2: первый элемент 4.1 - с сигналами фазы аг( второй 4.2 - а, третий 4.3 - а и т,д. вплоть до щ-й фазы, где осуществлено соединение с сигналом фазы А Сигнал каждой последующей фазы определяется в представленном соединении из следующего замкнутого рядаР(Элементы 4,1, 4,2. , 4.щ 2 И-ИЛИ выполняют следующие логические функ.ции. Для первой фазы устройства Р1476611 5 Для и = 2 основание системы счисления старшего разряди входного кодаравно четырем, входной код разрядадвухфазный В (Ь, Ь), а старшийразряд счетчика 2 выполняется в четырехфазном коде А (и,1, . 1 И 4).При этом преобразователь 5 преобраlзует четырехфазный код А в двухфазный код Ац (а 5, аь) по следующимлогическим выражениям15а 5 = а 1 аЭча 1 а = а, х ИЭ,Для этого основания системы счисления Формирователи 6 также отсутствуют и двухфазные сигналы промежуточного кода на первых входах блоков 7определяются выходными сигналами 25старшего разряда счетчика 2 и преобразователя 5 по следующим логическимвыражениям1 Б (я),где ягде 814где яьгде я = а,ь где я = а 5, яЭ а 4; аь,8411 где 81 = а 5, я 86) 88) ьиЭ где 8 = а 5, ят7 ЯЯ= а 1 аь,а 4,Для и = 3 В (Ь, Ь, Ь ) основание системы счисления старшего разряда входного кода равно шести, а старший разряд счетчика 2 выполняется в шестифазном коде А (ааб). 40(При этом преобразователь 5 преобразует шестифазный код А в трехфазный код А (ат, а, а 9) по следующимшлогическим выражениям Б (я Б(я,з Б 4( 82 я э), где Яг Яь)1 где яз), где 3 8 5), где 4 ф= Р 17 Р аг Ч Роя Йоя, для второй Фазы устройства Р = Рц а ч Ря а и т.д. вплоть до ш-й Фазы Рр,= Рр ап Ч Р,5 иЮ,.,Выполнение блоков 5, 6 и 7 зависит от основания системы счисления старшего разряда В входного кода,Для и = 1 В (В 1) основание системы счисления старшего разряда входного кода равно двум, а старший разряд счетчика 2 выполняется при этом в двухфазном коде А 1(а, а).Для и = 1 преобразователь 5 и Формирователи 6 отсутствуют и первые входы четырех (ш = 4 и = 4) одноразрядных сумматоров 7 соединены непосредственно с входом старшего разряда счетчика 2, Однофазные (двоичные) сигналы промежуточного кода на первых входах одноразрядных сумматоров 7 определяются следующими выра- жениями БЭ (8), где ЯЭ, = а,; Б (8), где 84 = а. аь = аа 4 Чаа 4 = аа,ат -- а, а 4 ч а 1 и 4 = И 1 иИБ = аа 5 Ч Й 1 и 5 = иО а; и 9 = иЭЙ Ч ЙЭиь и 61 ИЬ Формирователи 6 (трехфазного) промежуточного кода Б , где- 1,, 12 выполняются по следующим логическим выражениямаь а,; ваа 5 Ч аяа 2 в = а 1 ач аа Р -а а а а а( а 40 45 Все формирователи 6 содержат одинаковые логические элементы и отличаются только подключением к выходам фаэ старшего разряда счетчика 2 и выходам преобразователя 5, причем и а ад а а 4 аэ а а Выполнение одноразрядных сумматоров 7 определяется таблицей сложения 20 двух операндов Б и В в соответст(вующей системе счисления с учетом сигналов переноса р , поступающих1с выходов элементов 4.Для и = 1 логическая схема одно разрядного сумматора 7 определяется выражением 1 - - ЪвР у в 1 Рч ЬР, =Н 1 Р Ч МяР30Для и = 2 - выражением; 1 ввдЬ Р Ч вЬР Ч Ьв в РЬ ЬРЧ в Ь Р (35МРДля и = 3 - выражением: 1 ввЬР ч вв ЬР 1 ч взЬЧ Ь,Ь,в, Р, Ч ЬЬв",РЧ в", вР, ч в", в,Ь,Р,Г вЬР 1( ЬЬР Ч ЬЬв Р Ч Ь= М,Р, 1 М,Р Из представленного очевидно по строение устройства для любого четного значения основания системысчисления, принятого в старшем разряде В на шинах 11 входного кода В50 1 Рассмотрение работы устройства проведем для трех значений и = 1, и2, и = 3, когда на выходных шинах 10 формируются соответственно четырех-, восьми- и двенадцатифазные сигналы Ь.Счетчик 2 непрерывно считает импульсы с выхода генератора 1, При каждое последующее подключение дляочередной фазы образуется из предыдущего заменой сигналов фаз по следующим законам подстановки: 3 ф а 5 абэтом за полный цикл переключения счетчика 2 сигналы фаз его старшего1разряда А (а,., а последовательно проходят 4 и кодовые комбинации: для и = 1 от 1 до 17 для и = 2 от 1 до 7111 для и = 3 от 1 до Х 11 а сигналы младших разрядов А изменяются от нуля до их макси(мального значения такое же количество раз.За полный цикл изменения сигналов счетчика 2 и-фазные сигналы на выходах преобразователя 5 А (а а) совершают два цикла переключе ния. Причем сочетание сигналов фаз старшего разряда счетчика 2 и сигналов на выходах преобразователя 5 позволяет получить на выходе ш формирователей (6.1, 6.2, , 6 ш) такое же количество и-фазных сигналов Б (в вп) которые также совершают два цикла переключения за полный цикл изменения сигналов счетчика 2 в первом цикле сигналы Б изменяютсяс в прямом коде, во втором - в обратном коде. В самом деле, для и = 1 (фиг.2) при а = 1 В в эквивалентных одно-. фазному коду цифрах обычного кода изменяется от О до 1, а при а в обратном порядке от 1 до О; при а = 1 Б изменяется от О до 1, а при а = 1 - в обратном порядке отТс 4 1 до О и т.д. вплоть до БДля и = 2 (фиг, 3) при а 4 = 1 Б в эквивалентных двухфазному коду цифрах обычного кода изменяется от О до 3 а при а 4 = 1 - в обратном по- с рядке от 3 до О; при а = 1 с изменяется от О до 3, а при а = 1 - в обратном порядке от 3 до О и т,д. вплоть до Б.Для п = 3 (Фиг. 4) при а = 1 Б в эквивалентных трехфазному коду цифрах обычного кода изменяется от О до 5, а при а =- в обратном порядке от 5 до О; при а = 1 Б изменяется от О до 5, а при а = 1 - в обратном порядке от 5 до О и т,д. вплоть до БПри нулевом значении входного сигнала В = О на выходе сумматоров 8, 9 также нет сигналов переноса ряр = О, р = О и, следовательно, на вторых и третьих входах одноразрядных сум,маторов 7 также не будет сигналов. Поэтому на выходе этих сумматоров и выходных шинах 10 сигналы переноса отсутствуют 1= То == Тр = О.При наличии входного сигнала О ( В с В ц, на выходах сумматоров 8, 9 появляются сигналы переноса рр, ро, которые по сигналам фаз а, а.. . а,элементами 4 подключаются к третьим. входам соответствующих одноразрядных сумматоров 7, Причем рр подключается к соответствующему сумматору 7, когда в нем на первом входе сигналы Б изменяются в прямом коде, а р подключается к этим сумматорам, когда в них на первом входе сигналы Б" изменяются в обратном коде. Таким образом за цикл изменения сигналов счетчика 2 каждый одноразрядный сумматор 7 и последовательно соединенный с ним в соответ,ствующем режиме один из сумматоров 8, 9 половину цикла работает в режиме суммирования, когда на первом входе одноразрядного сумматора сигналы Б .поступают в обратном коде, а во вторую половину цикла - в прямом коде. Причем для каждого одноразрядного сумматора 7 начало цикла изменения сигналов счетчика 2 определяется границей определенных кодовых комбинаций его сигналов фаз старшего разряда.При и. = 1 для первого сумматора 7.1 (фиг. 2) начало цикла счетчика определяется границей между 17 и 1 кодовыми комбинациями, для второго сумматора 7,2 - между 1 и 11 кодовыми комбинациями и т.д. вплоть до четвертого сумматора 7.4, где начало цикла. определяется границей между ЫТ и ТЧ кодовыми комбинациями.При п = 2 для первого сумматора 7.1 (фиг. 3) начало цикла счетчика определяется границей между 7111 и 5 10 15 20 25 30 35 40 45 50 55 1 кодовыми комбинациями, для второгосумматора 7. 2 - между 1 и 11 кодовыми комбинациями и т.д, вплоть довосьмого сумматора 7.8, где началоцикла счетчика 2 определяется границей между 711 и Ч 111 кадоными комбинациями,При п = 3 для перного сумматора7.1 (фиг. 4) начало цикла счетчика2 определяется границей между Х 11 и1 кодовыми комбинациями, для второгосумматора 7.2 - между 1 и Т 1 кодовыми комбинациями и т.д. вплоть додвенадцатого сумматора 7.12, где начало цикла определяется границеймежду Х 1 и Х 11 кодовыми комбинациями,В первую половину цикла переключения счетчика 2 на первый вход каждого одноразрядного сумматора 7 после -довательно соединенного с ним общего.для них сумматора 8 или 9 поступаетсигнал в обратном коде, а во вторуюполовину цикла- в прямом коде. Поскольку на второй гход.сумматора 7входной сигнал В поступает всегда впрямом коде, на выходе каждого сумматора 7 формируются соответственноимпульсы сигналов переноса 1, 1,.,длительность которых пропорциональна входному сигналу В , а середина этих импульсов строго привязанак началу цикла переключения счетчика2, соответствующего каждому одноразрядному сумматору 7. Таким образомобеспечивается изменение скважностивыходных многофазных сигналов Т, одновременным изменением переднего изаднего фронтов каждого импульса,Использование предложенного устройства в многодвигательном приводепостоянного тока (фиг, ба), когдадля управления 2 п-мостовыми однофазными инверторами используются в каждом из них выходные сигналы Фаэ сосдвигом между собой н 80 эл.град,позволяет реализовать оптимальноепо затратам энергии управление переключением силовых транзисторов в каждом инверторе. При этом благодарясдвигу фаз между сигналами управления всеми 2 п инверторами снижаютсяпульсации потребляемого тока из источника, что также ведет к повышениюКПД, снижает объем выходного Фильтраэтого источника,Применение предложенного устройства в многофазном электроприноде пе-,ременного тока, например, с вентиль 1476611ным двигателем (фиг. 66), когда для управления 2 п-фаэным мостовым инвертором в каждой его стойке используются для управления верхними и нижними транзисторами выходные сигналы фаз устройства также со сдвигом между собой в 180 эл.град, позволяет уменьшить потребление энергии на переключение транзисторов. При этом первая гармоническая составляющая выходного напряжения инвертора при любом входном сигнале сохраняет неизменность своего углового положения относительно ротора, что также ведет к повышению КПД, сохранению стабильных выходных характеристик привода.Использование ш фаз предложенного устройства для управления преобразователем постоянного тока в постоянный ток иного значения напряжения, когда выходное напряжение инвертора содержит только гладкую составляющую, также ведет к повышению КПД. Формула и з о б р е т е н.и я Цифроаналоговый преобразовательс многофазным выходом, содержащийгенератор импульсов, выход которогосоединен с входом счетчика импульсов, З 0старший разряд которого выполнен вмногофаэном коде с числом фаз в двараза меньшим числа ш выходных фаз,а прямые выходы младших разрядов соединены с соответствуюцими первымивходами первого сумматора, второйвход которого является шиной младшихразрядов входного кода, и блок формирования многофазного сигнала, первые входы которого соответственно40соединены с выходами фаэ старшегоразряда счетчика импульсов, а выходыявляются ыходыми шинами,ч а ю щ и й с я тем, что, с целью -расширения области применения засчет возможности изменения длительности выходных импульсов путем одновременного сдвига переднего и заднего фронтов, в него введен второй сумматор, а блок формирования многофазного сигнала выполнен на преобразователе многофаэного кода, ш формирователях промежуточного кода, т элементах 2 И-ИЛИ и ш одноразрядных сумматорах, выходы которых являются соответствующими выходами блока формиро-: вания многофаэного сигнала, при этом первь 1 е входы второго сумматора подключены к соответствующим инверсным выходам младших разрядов счетчика импульсов, а второй вход является шиной младших разрядов входного кода, первые входы одноразрядных сумматоров подключены к выходам соответстГвующих формирователей промежуточного кода, вторые входы объединены и являются шиной п-фаэного, где и = ш/4, старшего разряда входного кода, а третьи входы соединены с выходами соответствующих элементов 2 И-ИЛИ, первые и вторые входы которых соответственно объединены и подключены к выходам переноса соответственно первого и второго сумматоров, причем первые входы формирователей промежуточного кода соответственно объединены с входами преобразователя много-: фазного кода и третьими и четвертыми входами элементов 2 И-ИЛИ и являются соответствуюцими первыми входами бло ка формирования многофазного сигнала, а вторые входы формирователей промежуточного кода соответственно объединены и подключены к выходам преобра-. зователя многофазного кода.