Устройство для сопряжения каналов передачи данных с эвм

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН4 С 06 Г 13/1 О ЫТИ ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ сениС).В а1 ва,ва,ел авчук,ещук,Ф. 10 расо ани етельстГ 3/04,5357,Это СССР80 и Я КАНАсвяами вычись приме СУДАРСТВЕННЫЙ КОМИТЕТО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТН(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНЛОВ ПЕРЕДАЧИ ДАННЫХ С ЭВМ(57) Изобретение относится клительной технике и может бь 801226476 А нено в системах телеобработки и тях ЭВМ, построенных на базе тех ческих средствЕдиной Системы (Е ЭВМ для обмена информацией между кентами и ЭВМ или электронными в числительными машинами по канала передачи данных. Цель изобретени повышение коэффициента использов оборудования и упрощение устройс за счет сокращения числа связей, достигается за счет введения в у ройство группы блоков контроля и дания частоты обмена, узла связи блоком отображения и узла синхро зации связи с блоком отображения соответствующими функциональными зями между ними и известными блок устройства. 3 з.п. Ф-лы, 4 ил.122 б 476 Составитель Т, АреКугрьлпева Техред В.Кадар Корректор И. Зрдейи едакт аказ 2135/4 Тираж 671 НИИПИ Государственного ко по делам изобретений и 13035, Москва, Ж, РаушПодписноеитета СССРткрытийкая наб д,4/5Изобретение относится к области вычислительной техники и может быть применено в системах телеобработки и сетях ЭВИ, построенньгх на базе технических средств Единой системы ЭВМ для обмена информацией между абонентами и электронной вычислительной машиной или электронными вычислительными машинами по каналам передачиданных,Целью изобретения является повьгшение коэффициента использования оборудования и упрощение устройства засчет сокращения числа связей.На фиг. изображена блок-схемаустройства сопряжения каналов передачи данных с ЭВМ; на фиг.2 - схемаузла связи с блоком отображения; нафиг. 3 - схема узла синхронизации связис блоком отображения; на фиг. 4схема блока контроля и задания частоты обмена; на фиг,5 - схема блокасинхронизации; на фиг. 6 - схема узла запуска. тактов; на фиг,7 - схемапервого распределителя импульсов; нафиг.8 - схема второго распределителяимпульсов; на фиг, 9 - схема узлаформирования синхроимпульсов; нафиг,10 - схема узла сравне.ния; нафиг,11 - схема блока обработки адресов и данных; на фиг, 12 - схема блока связи; на фиг. 13 - схема блокасканирования каналов передачи данньгх;на фиг.14 - схема линейного адаптера.Устройство для сопряжения каналовпередачи данных с ЭВИ содержит блокобработки адресов и данных память 2,регистр 3 следующего адреса, регистр4 адреса, блоК 5 связи, блок 6 сканирования каналов передачи данньгх, блок7 отображения, узел 8 связи с блокомотображения, узел 9 синхронизациисвязи с блоком отображения, блоки 10контроля и задания частоты обмена,блок 1 синхронизации, двунаправленные коммутаторы 12 обмена, линейныеадаптеры 13, выходную шину 14 связи свычислительной машиной, выходы 15данных линейных адаптеров, входнуюшину 16 связи с вычислительной машиной, входы 17 данных линейных адаптеров.Узел связи с блоком отображенияО 5 2 О 25 ЗО 35 40 45 О вход 25, информационный вход 26, информационный выход 27, информационноиндикаторный выход 28.Узел синхронизации связи с блоком отображения (фиг.З) содержит генера-. тор 29 импульсов, триггеры 30 и 31, дешифратор 32, группу регистров 33,элементы И 34-36, счетчик 37, селектор-мультиплексор 38, индикаторныйвход 39, информационный вход 40,синхровыходы 4 - 43, информационныйвыход 44, индикаторный выход 45.Блок 10 контроля и задания частоты обмена (фиг.4) содержит переключатель 46, сумматор 47 по модулю два,дешифратор 48, элементы НЕ 49, сумматоры 50 по модулю два, триггеры 51,триггеры 52, элементы ИЛИ 53 и 54,адресный вход 55, управляющий вход56, контрольный вход 57, тактовыйвход 58, адресный выход 59, контрольный выход 60, управляющий выход 61.Блок 11 синхронизации (фиг,5) содержит узел 62 запуска тактов, распределители 63 и 64, узел 65 формирования синхроимпульсов, узел 66 сравнения.узел запуска тактов (фиг.6) содержит генератор 67 импульсов, счетчик68, триггеры 69 - 71, элементы 2 ИИЛИ-НЕ 72-74, элемент И 75.Первый распределитель 63 импульсов (фиг.) содержит регистры 76-78сдвига, регистры 79 и 80, элементы2 И-ИЛИ 81 и 82, элементы ИЛИ 83 и84, элементы И 85 - 89,Второй распределитель 64 импульсон (фиг.8) содержит регистры 90-92сдвига, регистры 93 и 94, элементы2 И-ИЛИ 95 и 96, элементы И 97 - 100,Узел 65 формирования синхроимпульсов (фиг.9) содержит счетчики 101и 102, триггеры 103-09, элемент 2 ИИЛИ 110, элемент ИЛИ 111, элементыИ 112 - 114, элемент НЕ 115.Узел 66 сравнения (фиг.10) содержит схемы 116 и 17 сравнения, триггеры 118 - 120, элемент 2 И-ИЛИ 121,Блок 1 обработки адресов и данных(фиг.11) содержит регистр 122 команд,регистр 123 данных, узлы 24 и 125регистров, дешифратор 126, арифметический узел 127, коммутаторы 128 и г129. Блок 5 связи (фиг.12) содержит буферную память 130, регистр 3 управления, регистр 132 состояния, дешифратор 133.25 35 32264Блок 6 сканирования каналов передачи данных (фиг.13) содержит генератор 134 импульсов, делитель 135 частоты, счетчик 136 память 137, дешифратор 138, коммутатор 139, регистр5 140 адреса, буферные регистры 141 и 42, регистр 143 вывода, регистр 144 ввода.Линейный адаптер 13 (фиг.14) содержит регистры 145 и 146, мультиплексор 147, триггеры 48 и 149.Устройство сопряжения каналов передачи данных с ЭВМ работает следующим образом.После загрузки программы управления из ЭВМ в память 2 блок 6 производит непрерывную поочередную выборку и логическое подключение блоков 13 с помощью коммутаторов 12. Контроль правильности выбора обеспечивает блок 1 О.Поступающая из каналов передачи данных информация по входам 17 устройства принимается в блоки 13, а затем через оборудование коммутаторров 12 поочередно передается в блок 6.После предварительной обработки принятой информации блок 6 выдает прерывания в блок 1 на каждый принятый знак данных. Блок 1 по командам30 управляющей программы обрабатывает принимаемые знаки и размещает их для промежуточного хранения в память 2, где для этой цели организованы буфера данных на каждый блок 13.После накопления необходимого количества знаков управляющая программа, выполняемая в блоке 1, организует связь с блоком 5 и загружает знаки,40 которые необходимо передать в ЭВМ; После этого блок осуществляет пересылку загруженных в его буфер знаков в ЭВМ для дальнейшей обработки. Далее описанный процесс повторяется.45Поступающие из ЭВМ знаки данных принимаются в буфере блока 5. После заполнения буфера этот блок вырабатывает прерывание в блок 1. Управляющая программа считывает знаки из блока 5, обрабатывает их и записьвает в50 буфер данной линии, организованный в памяти 2. Затем по прерываниям из блока 6 подлежащие передаче знаки обрабатываются управляющей программой и позначно пересылаются в блок 6. Блок 6 побитно передает загруженные в него знаки через оборудование коммутаторов 12 в соответствующий блок 76 413. Глоки 3 обеспечивают побитную передачу полученной из блока 6 информации в каналы передачи данных по выходам 15 со скоростями, задаваемыми блоком 10.Информация о состоянии оборудоваУния и управляющей программы устройства отображается на блоке 7, который подключается к блокучерез узлы 9 и 8.Блок 7 с помощью управляющей программы позволяет проверять работоспособность канала передачи данных, подключенного к одному линейному выходу, не прекращая работы устройства по остальным каналам передачи данных.Узел 8 связи с блоком отображения работает следующим образом.Мультиплексирование информации, подлежащей лередаче на органы индикации блока 7, осуществляется селектором-мультиплексором 20. Разрядность селектора-мультиплексора 20 определяется с точки зрения оптимальности количества связей с блоком 7 и структурой элементной базы. Количество направлений селектора-мультиплексора определяется количеством органов индикации пульта. На информационный вход счетчика 18 с входа 23 узла поступает тактовая частота запуска с выхода 41 узла 9, По каждому состоянию этого счетчика 18 информация с входа селектора-мультиплексора 20 узла передается по одному из направлений на выход 2 узла в узел 9. По состоянию счетчика 18 формируются соответствующие сигналы на выходах дешифратора 21 и опрашиваются в соответствующий момент времени, определяемый тактовой частотой опроса, поступающей на дешифратор 21. Состояние регистров 19 запоминается в соответствующих разрядах. Таким образом осуществляется демультиплексирование информации, поступающей на вход 26 узла, Работа счетчика 18 синхронизирована с работой двоичного счетчика в узле 9. Синхронизация осуществляется с помощью сигнала, поступающего на вход сброса счетчика с узла 9.Узел 9 синхронизации связи с блоком отображения работает следующим образом.Генератор 29 вырабатывает импульсы прямоугольной формы, на выходе элемента И 34 формируется тактовая частота запуска, которая обеспечивает запуск счетчика 36, управляющегомультиплексированием информации. Этаже тактовая частота поступает нд выход 41 узла. На выходе элемента И 35формируется тактовая частота опроса,поступающая на вход управления дешифратора 32. Эта же тактовая частотапоступает на выход 12 узла.На выходе элемента И 37 формируется сигнал сброса счетчика, по которому осуществляется сброс счетчика 18 10в узле 8 в момент, когда счетчик 36переходит в нулевое состояние.Мультиплексирование информации,считанной с органов управления пульта инженера, осуществляется селектором-мультиплексором 38. По каждомусостоянию счетчика 36 информация свходов селектора-мультиплексора 38,соединенных с входом 39 узла, передается по одному из направлений, определяющих выходы селектора-мультиплексора 38, соединенных с выходом 44 узла. По каждому состоянию счетчика 36формируются соответствующие сигналына выходах дешифратора 32. Выходы25этого дешифратора опрашиваются в момент времени, определяемый тактовойчастотой опроса, поступающей на входуправления дешифратора 32. Состояниерегистров 33 запоминается в соответствующих разрядах. Таким образомосуществляется демультиплексированиеинформации, поступающей с узла 8.Блок 10 работает следующим образом. 35Набор тактовых частот поступаетна входы переключателя 46 и четыреиз них поступают с его выхода нд входы триггеров 51 и через инверторы 49на входы триггеров 52. Частота этих 40сигналов в два раза больше, чем заданные скорости передачи данных из3устройства. Так как триггеры 51 и 52обеспечивают деление поступающей ндих вход частоты на два, то на их выходах формируются сигналы, чдстотакоторых численно равна.требуемым скоростям передачи данных. Наличие инверторов 49 обеспечивает смещениемомента переключения сигналов на их 50выходах на 1/4 часть периода по отношению к моментам переключения сигналов на выходах триггеров 51,Сигналы с выходов триггеров 51 и52 поступают в блоки 13 и управляют 55скоростью передачи данных из устройства в канал передачи данных, причемв блоках 13 с четными номерами используются передние фронты данных сигналов, а в блоках 3 с нечетными номерами - задние фронты, Такой способ формирования тактовых частот обеспечивает одновременное переключение . игналов на стыке устройства сопряжения с каналами передачи данныхтолько для одной четвертой части еговыходов.Сумматор 47 контролирует код адреса, поступающий на вход дешифратора 48, При поступлении адреса с чет-,ным числом единиц сумматор 47 вырабатывает сигнал ошибки через элементИЛИ 53 на выход 60,При отсутствии ответного сигналаот адресуемого блока 13 или наличииответного сигнала от неадресуемогоблока 13 на выходе одного из сумматоров 50 вырабатывается сигнал, поступающий на элемент ИЛИ 54. Сигнал свыхода элемента 54 поступает черезэлемент ИЛИ 53, и на выходе 60 вырабатывается сигнал об ошибке адресации.Узел 22 запуска тактов работаетследующим образом,Импульсы с выхода генератора 67поступают на входы счетчика 68 итриггера 10. С выходов счетчика 68импульсы с вдвое меньшей частотой исо скважностью, равной 1, поступаютнд входы распределителя 64 и узла 66,Триггер 70 управляет работой распределителя 63. Сигналы на выходах триггера 69 управляют элементами 2 ИИЛИ-НБ 72 и 73 таким образом, что сигналы на входах триггера 70 соответствуют сигналам на выходах счетчика 68,что обеспечивает синхронную его работу.В шаговом режиме триггер 69 находится в единичном состоянии. При этомсигналы на его выходах управляют элементами 2 ИИЛИ-НЕ 72 и 73 таким образом, что сигналы на входах тригге-. ра 70 соответствуют сигналам на выходах триггера 71, единичное состояние которого соответствует нажатой кнопке "Пуск" нд пульте блока отображения инженера при работе в шаговом режиме. Таким образом, обеспечивается шдговый режим работы узла 62 ГРаспределитель 63 работает следующим образомНд входы регистров 76 и 79 поступает последовательность импульсов.Прп наличии сигндлд нд выходе элемен 1226476та И 86 начинает работу регистр 76.По переднему фронту этого сигналаустанавливается в единичное состояниепервый триггер регистра 76. При этомединичное состояние любого триггерарегистра 76 запрещает появление.сигнала на выходе элемента И 86. При отсутствии сигнала на выходе элементаИ 85 единичное состояние принимаетпоследовательно третий триггер регистра 76, второй триггер регистра 79,после чего опять первый триггер регистра 76. Таким образом, на выходахрегистра 76 и регистра 79 появляютсялогические сигналы, которые используют в качестве тактов. На выходахрегистра 80 появляются логическиесигналы, соответствующие тактам,сдвинутым по времени относительнотактов на выходах регистра 76 и 79на полпериода тактовой частоты.На выходах регистра 77 появляютсялогические сигналы, соответствующиетактам, длительность которых равнадлительности циклов работы. На выходах регистра 78 появляются логическиесигналы, соответствующие тактам,сдвинутым на полцикла работы.Работа распределителя 64 аналогична работе распределителя 63 с тойразницей, что он всегда работает внепрерывном режиме.Узел 65 формирования синхроимпульсов вырабатывает сигналы, появлениекоторых определено установкой триггеров 103 - 105 при наличии соответствующих логических сигналов, поступающих из блока 1, и тактов из распределителя 64. Единичное состояниетриггера 106 указывает, что на адресные входы памяти 2 подается адресстроки, нулевое - что адрес столбца.Через равные промежутки времени,,отсчитываемые счетчиками 10 и 102,производится регенерация двух последовательных ячеек памяти 2, Во времярегенерации первой ячейки устанавливается триггер 108, и на выходе элемента 2 И-ИЛИ 110 появляется логический сигнал, вызывающий приращение наединицу адреса ячейки, подлежащей регенерации. Во время регенерации второй ячейки устанавливается триггер109, вызывающий новое приращение наединицу адреса ячейки, подлежащей7 егенерации. Таким образом, последовательно проводится регенерация всехячеек памяти 2,Узел 66 сравнения работает следующим образом.На входы узла поступают такты сраспределителей 63 и 64. В случае не совпадения тактов логические сигналыс выходов схем 116 и 117 вызываютустановку в единичное состояние триггеров 118 и 119 по переднему фронтуодного из импульсов, подаваемых навход узла 62.Если установлен шаговый режим тактов блока 1, то устанавливается триггер 120 и запрещает появление сигнала сбоя тактов на выходе узла.Рассмотрим работу блока 1 обработки адресов и данных.Дешифратор 126 воздействует наблок 11, который вырабатывает последовательность тактов, обеспечивающихвыборку команды, адрес которой содер-.жится в регистре 4.Адрес иэ регистра 3 поступает накоммутатор 129. Затем адрес подается на арифметический узел 127, кудачерез коммутатор 128 поступает константа, Арифметический узел 127 выполняет операцию сложения, и полученныйрезультат подается на узел 125 регистров. Вычисленный арифметическим ЗО узлом 127 результат запоминается вэтих регистрах. На этом фаза выборкикоманды заканчивается.В фазе выполнения команда поступает на вход дешифратора 126, который пропускает адрес регистра узла125, в котором хранится адрес ячейкипамяти, и открывает коммутатор 129.Арифметический узел 127 пропускаетадрес ячейки памяти на регистр 4 ад реса и запоминается в нем. Дешифратор 126 пропускает на вход узла 125адрес регистра, в который необходимозаписать байт, прочитанный из памяти.Байт узла 125, который не должен 45 меняться в процессе выполнения команды, поступает через коммутатор 129на вход арифметического узла 127,который раздваивает этот байт и пропускает полученный результат на рео гистр 123 данных, Дешифратор 126 воздействует на блок 11, и последний,запускает последовательность сигналов, обеспечивающих чтение полуслова,в котором расположен требуемый байт,из памяти 2 по адресу, хранимому врегистре 4. Содержимое регистра 123через коммутатор 128 поступает наарифметический узел 127. ДешифраторО 226476 9 126 в зависимости от состояния битакоманды и младшего разряда адреса определяет операцию "Транзит", либо операцию "Транзит с перемещением байтов". Результат из узла 127 поступает на выбранный регистр узла 125. Адрес следующей команды, сохраненный в регистре 3 поступает на регистр 4 и запоминается в нем, На этом выполО нение команды заканчивается,Блок 5 связи работает следующимобразом,Сигналы управления, поступающие изЭВМ, заносятся в регистр 131, На5вход памяти 130 поступает сигнал разрешения занесения информации из ЭВМ.По заполнении памяти 130 с регистра131 поступает сигнал в блок . В ответ поступает код команды ввода надешифратор 133, Сигнал с выходов де 20шифратора поступает на регистр 131 иразрешает выдачу его содержимого навыход блока. После анализа этой информации в блоке 1 на вход поступает25код следующей команды ввода и черездешифратор 133 - на вход буфернойпамяти 130, разрешая выдачу ее содержимого на выход блока. После вводавсего содержимого буферной памятипоступает код команды вывода на дешифратор 133. В результате этого через выход регистра 131 в ЭВМ поступает запрос на следующую порцию информации. Если при очередном анализе содержимого регистра 131 в блоке 35будет обнаружен признак окончанияоперации ввода информации из ЭВМ,на вход дешифратора 133 поступит команда вывода. Сигнал с выходов дешифратора 133 поступит на регистр 132 и 4 Оразрешит занесение в него информациио результате операции ввода. Содержимое регистра 132 модифицируетсятакже в процессе операции ввода сигналом с регистра 131. Содержимое регистра 132 поступает в ЭВМ,Блок 6 сканирования каналов передачи данных работает следующим образом.Счетчик 136 под управлением сигналов, поступающих из блока 1, вьграбатывает последовательно и адресов,Сканируемый адрес поступает в блок 1 Одля выбора и контроля правильностивыбора блока 13. Адрес поступает также на вход памяти 137 для считыванияв регистр 142 управляющего слова сканируемого блока 13. Управляющее слово поступаетфв коммутатор 139. По состоянию бпока 13 и по требованию обслуживания бита, постугающих из коммутатора 12, производится прием бита имодификация управляющего слова и,при необходимости, передача бита информации в коммутатор 12. Измененноеуправляющее слово переписывается обратно в память 137. Если при сканировании,цанного адреса закончена буферизация знака при приеме, или закончена передача знака, в блок 1 передается сигнал требования обслуживания знака, а адрес данного блока 13поступает в регистр 140. Если блок 1приступил к обслуживанию требованияна знак, адрес из регистра 140 переписывается в регистр 141. Адрес блока 13, помещенный в регистр 141, пос.тупает на вход памяти 137. По этомуадресу управляющее слово переписывается в регистр 143, откуда любаяего часть по соответствующим командам ввода, поступающим из дешифратора 138, может быть считана в блок1, Блок 1 также может воздействоватьна управляющие слова блоков 13 с по-,мощью команд вывода через регистр144. Для этого адрес блока 13 подуправлением команды вывода поступаетиэ регистра 144 на вход регистра 144.По данному адресу управляющее словоиз памяти 137 переписывается в регистр 42 и регистр 143. С выходарегистра 142 управляющее слово поступает на вход коммутатора 139, который под управлением команд выводапроизводит модификацию выбранного управляющего слова по указанию блока 1,Программно измененное управляющееслово переписывается обратно в память 137. Код сканируемого адреса контролируется блоком 10 на правильность выбора блока 13. При обнаружении непрааильного выбора сигнал ошибки выбора блока 13 поступает на вход регистра 42 и может быть считан в блок 1 под управлением определенной команды ввода.Делитель 35, работающий ст генератора 134, вырабатывает ряд такто- " вых частот, которые передаются в коммутатор 12, для органиэации стробов приема битов и в блок 10 для формирования тактовой частоты для передачи битов, 1226476Линейный адаптер 13 работает следующим образом.Информация запоминается в регистрах 145 и 146 и обеспечивает необходимый режим работы блока и каналапередачи данных.Бит данных, подлежащий передаче,запоминается предварительно в регистре 146 и затем со скоростью, определяемой блоком,10, переписываетсяв триггер 148 и с выхода данноготриггера передается в канал передачиданных.Бит данных, принимаемый из канала передачи данных, поступает натриггер 149. Состояние данного триггера изменяется сигналами, поступающими на его вхЬд синхронизации. Принятая информация с выхода триггера149 поступает на информационный входмультиплексора 149 и с выхода данного мультиплексора в блок 12,Формула изобретения. 1. Устройство для сопряжения каналов передачи данных с ЭВМ, содержащее блок связи, блок обработки адресов и данных, память, блок сканирования каналов, группу двунаправленных коммутаторов обмена, группы линейных адаптеров, регистр адреса, регистр следующего адреса, блок отображения, причем вход-выход блок связи соединен с двунаправленной шиной связи вычислительной машины, информационно-управляющий выход блока связи - с информационно-управляющим входом блока обработки адресов и данных, информационно-управляющий выход которого соединен с информационноуправляющими входами блока связи и блока сканирования каналов, адресно-информационный выход которого соединен с адресно-информационными входами двунаправленных коммутаторов обмена группы, группа информационно-управляющих выходов которых соединена с информационно-управляющими входами соответствующих линейных адаптеров данных соответствующих групп, информационные выходы которых соединены с группой информационных входов соответствующих двунаправленных коммутаторов обмена группы, информационные выходы которых соединены с информационным входом блока сканирования каналов, вход данных и выход данных 5 1 О 15 20 25 30 35 40 45 50 55 каждого линейного адаптера соединеныс соответствующим каналом передачиданных, адресный выход блока обработки адресов и данных соединен свходом регистра следующего адреса,выход которого соединен с информационным входом регистра адреса, выходкоторого соединен с адресным входомпамяти, выход которой соединен с информационным входом блока обработкиданных и адресов, адресный вход которого соединен с выходом регистра следующего адреса, информационный выходблока обработки данных и адресов соединен с информационым входом памяти, тактовый вход которой соединен спервым выходом блока синхронизации,другие выходы которого соединены стактовыми входами блока обработкиданных и адресов, управляющие вьжоды которого соединены с режимнымивходами блока синхронизации, о т л ич а ю щ е е с я тем, что, с цельюповышения коэффициента использованияоборудования и упрощения устройстваза счет сокращения числа связей, внего введены группа блоков контроляи задания частоты обмена, узел связис блоком отображения и узел синхронизации связи с блоком отображения,причем контрольные выходы линейныхадаптеров каждой группы соединены синформационным входом соответствующего блока контроля и задания частоты обмена, адресный и тактовый выходы каждого иэ которых соединены садресными и тактовыми входами линейных адаптеров соответствующих групп,выходы сигнала ошибки блоков контроля и задания частоты обмена группысоединены с контрольным входом блокасканирования каналов, адресный, управляющий и тактовый выходы которогосоединены соответственно с адресным,управляющим и тактовым входами блоков контроля и задания частоты обмена группы, адресный выход блока обработки данных и адресов соединен свходом записи регистра адреса, информационно-индикаторные выход ивход блока обработки данных и адресов соединены соответственно с информационно-индикаторными входом ивыходом узла связи с блоком отображения, информационный выход которогосоединен с информационным входом узла синхронизации связи с блоком отображения, соединенного индикаторнымивыходом и входом соответственно с входом и выходом блока отображения, первый, второй и третий синхровыходы и информационный выход узла синхронизации связи с блоком отображения соединены соответственно с установочным, тактовым, управляющим н информационным входами узла связи с Глоком отображения.2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что каждый блок контроля и задания частоты обмена содержит переключатель, депифратор, сумматор по модулю два, группу сумматоров по модулю два, две группы триггеров, два элемента ИЛИ, причем входы дешифратора и группа входов сумматоров по модулю два соединены с адресным входом блока, управляющий вход которого через соединенные последовательно сумматор по модулю два и .первый лемент ИЛИ соединен с выходом сигнала ошибки блока, тактовый вход которого через переключатель соединен с синхровходами триггеров первой группы и входами элементов НЕ группы, выходы которых соединены с синхровходами соответствующих триггеров второй группы, нулевые выходы триггеров первой и второй групп соединены со своими информационными входами, единичные выходы триггеров обеих групп соединены с тактовым выходом блока, адресный выход которого соединен с выходами дешифратора и первыми входами сумматора по модулю два группы, выходы которых через второй элемент ИЛИ соединены с входом первого элемента ИЛИ, информационный вход блока соединен с вторыми входами сумматоров по модулю два группы.3. Устройство по п.1, о т л и ч аю щ е е с я тем, что узел связи с блоком отображения содержит счетчик, дешифратор, селектор-мультиплексор и группу регистров, причем информационно-индикаторный вход узла соединен с информационной группой входов селектора-мультиплексора, выходы которого соединены с информационным выходом узла, тактовый и установоч- ный входы которого соединены соответственно с информационным и установочным входами счетчика, выходы которого 5 соединены с управляющей группой входов селектора-мультиплексора и через дешифратор с соответствующими входами группы регистров, выходы которыхсоединены с информационно-индикатор ным выходом узла, управляющий и информационный входы которого соединены соответственно с управляющим входом дешифратора и соответствующими входами группы регистров.15 4. Устройство по п.1, о .т л и ч аю щ е е с я тем, что узел синхронизации связи с блоком отображения содержит генератор импульсов, селектор- мультиплексор, группу регистров, счет чик, дешифратор, два триггера, триэлемента И, причем прямой и инверсный выходы генератора импульсов соединены с синхровходами соответственно первого и второго триггеров, прямой выход 25 первого триггера соединен с первымвходом первого элемента И и информационным входом второго триггера, инверсный выход которого соединен с входом второго элемента И и информа ционным входом первого триггера, инверсный выход которого соединен с входом третьего элемента И и через второй элемент И с вторым синхровыходом узла и входом счетчика, выхоЗ 5 ды которого соединены с первой груп-.пой входов селектора-мультиплексора и через дешифратор с вторым входом первого элемента И и соответствующими входами группы регистров, выхо ды которьгх соединены с индикаторнымвыходом узла, индикаторный вход которого через селектор-мультиплексор соединен с информационным выходом узла, информационный вход которого 45 соединен с соответствующими входамигруппы регистров, прямой выход второго триггера через соответственно первый и третий элементы И соединен с первым и третьим синхровыходами 50 узла.