Устройство для умножения

.801130 59 За) С 06 Г 7/49 ОПИСАНИЕ ИЗОБРЕТЕНИЯ" К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ. (прототип),3. Авторское свидетельство СССРУ 559237, кл, С 06 Р 7/50, 1977.(54) (57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ у содержащее регистр множимого, регистр множителя, табличный умножитель, первый и второй блоки контроля, сумматор, содержащий блок норма" лизации, а также три группы элементов И, первые входы которых соединены с входом первого блока контроЮ ля и с выходом регистра множимого, а вторые входы - с выходом табличного умножителя, первый и второй информационные входы которого соединены соответственно с вьмодами двух младших разрядов регистра множителя, выход которого соединен с входом второго блока контроля, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены регистр обратного кода множимого, третий блок контроля, четвертая группа элементов И, элемент ИЛИ, элемент И, программный блок управления, выполненный на дешифраторе микроопераций, неполном дешифраторе и счетчике, и блок преобразования "золотого" 1-кода множимого в обратный код, включающий в себя блок анализа старшего разряда, выполненный на триггере, элементе И, элементе НЕ, элементе ИЛИ, и (П +1) одноразрядных нормализаторов, каждый из которьм выполнен на трех элементах И и элементе ИЛИ, выход регистра обратного кода множимого соединен с входом третьегоблока контроля, с первыки входамй элементов И четвертой группы и с входом блока преобразования "золотого" 1-кода множимого в обратный код,причем первый и второй входы элемента И блока анализа старшего, разряда Соединены с 1 -2 н И -3 разрядами регистра обратного кода множимого, а третий вход элемента И блока анализа старшего. разряда соединен с инверсным выходом триггера, выход элемента И блока анализа старшего разряда соединен с первым выходом блока анализа старшего разряда и с входом элемента НЕ, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с прямым выходом триггера, первый вход которого сОединен с шиной нулевого потенциала, а второйс первым выходом дешифратора микро- операций программного блока управления, выход элемента ИЛИ блока анали-. за старшего разряда соединен с вторым выходом блока анализа старшего разряда, три входа первого элемента И-го одноразрядного нормализатора соединены с Я1 .1123разрядами регистра обратного кода/35 ТВНИИПИ Госудпо делам 13035, Москва раж 698арственного комитета СССизобретений и открытийЖ, Раушская наб д. Корректор М,РозманПодписноемножимого соответственно, а выход первого элемента И 1 -го одноразрядного нормализатора соединен с первым выходом 1. -го одноразрядного нормализатора, три входа второго элемента И-го одноразрядного нормализатора соединены с+2 +1, Дразрядами регистра обратного кода, множимого соответственно, а выход второго элемента И 1, -го одноразрядного нормализатора соединен с первым входом элемента ИЛИ-го одноразрядного нормализатора, три входа третьего элемента И -го одноразрядного нормализатора соединены с 1. +Ц, 1, ), 1 -11 разрядами регистра обратного кода множимого соответственно, а выход третьего элемента И-го одноразрядного нормализатора соединен с вторым входом элемента ИЛИ 1 -го одноразрядного нормализатора, выход которого соединен с вторым выходом-го одноразрядного нормализатора, выходы блока анализа старшего разряда и Ж+1) одноразрядных нормализаторов соединены соответственно с входами регистра обратного кода множимого, информационные входы регистра множи"; мого, регистра обратного кода множимого и регистр множителя соединены соответственно с входами прямого золотого" 1-кода множимого, инверсного значения "золотого" 1-кода. множимого, прямого "золотого" 1-кода множителя являющимися первыми тремя входами устройства, четвертый и пятый входы которого, являющиеся соответственно входом "Пуск" и входом синхронизации, соединены с первым и вторым входами дешифратора микроопераций программного блока управ- ления собтветственно, входы разрешения записи информации регистра множимого, регистра обратного кода множимого. и регистра множителя соедигиены с первым выходом дешифратора микроопераций программного блока управления, вход разрешения записи час. тично нормализованной информации регистра обратного ода множимого соединен с вторым выходом дешифратора микроопераций программного блока управления, вход сдвига регистра множителя, управляющий вход табличного умножителя соединены с третьим выходом дешифратора микроопераций программного блока управления, выход третьего младшего разряда регистра множителя ооединен с третьиминформационным входом табличногоумножителя, выход которого соединен с вторыми входами элементов Ичетвертой группы н с третьим входомдешифратора микроопераций программного блока управления, выходы второго блока контроля соединены счетвертым входом дешифратора микроопераций программного блока управления, а входы первого и третьегоблоков контроля соединены с вторымвходом элемента И, первый вход которого соединен с четвертым выходомдешифратора микроопераций программного блока управления, а выход соединен с первым выходом устройства,выходы элементов И четырех группсоединены с входами элемента ИЛИ,выход которого соединен с первымвходом сумматора, который содержитрегистр суммы, блок информации, ре,гистр коррекции, элемент И, элементИЛИ, регистр переносов, блок концасуммирования, полусумматор, блокконтроля сумматора, выход и входкоторого соединены соответственнос первым выходом сумматора, являющимся вторым выходом устройства, ипервым выходом полусумматора, первыйи второй входы которого соединенысоответственно с первым входом регистра суммы и первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента И, первыйи второй входыкоторого соединенысоответственно с выходом регистракоррекции и выходом регистра суммы,выход элемента ИЛИ соединен с вторымвходом регистра переносов, первыйвход которого соединен с первымвходом сумматора, выход регистрапереносов соединен с входом блокаконца суммирования, выход которогосоединен с выходом регистра суммы с,вторым выходом сумматора, являющимсягретьим выходом устройства, с входом блока конца информации, выходкоторого соединен с четвертым выходом сумматора, и с входом блока нормализации, выход которого соединен свторым входом регистра суммы, управляющие входы регистра суммы соединены с третьим, пятым и шестым выходами дешифратора микроопераций программного блока управления соответственно, управляющие входы регистра1130859 переносов соединены с девятым выходами дешифратора микроопераций программного блока управления соответственно, управляющий вход элементаИ сумматора соединен с восьмым выходом дешифратора микроопераций прогграммного блока управления, управляющий вход полусумматора соединен сседьмым выходом дешифратора микроопераций программного блока управления, а третий и четвертый выходы Изобретение относится к вычислительной технике, предназначено для умножения многоразрядных параллельных "золотых" 1-кодов и может быть использовано в отказоустойчивых про цессорах обработки данныхИзвестно устройство для умножения на три разряда множителя, содержащее регистр множимого, регистр множителя дополнительный регистру группу клапанов, сумматор, схему управления умножением на три разряда 113.Недостатком устройства является невозможность умножения "золотык" 5 1-кодов, обладающих высокой ошибкообнаруживающей способностью, используемой для контроля операции умножения.Наиболее близким по технической 20 сущности к изобретению является устройство для умножения, содержащее регистр множимого, регистр множителя, первый и второй блоки контроля, блок таблицы умножения, сумматор и 25 три греппы элементов И, первые входы которых соединены с выходом регистра множимого и входом первого блока контроля, а вторые входы - свыходом блока таблицы умножения, пер вого и второй входы которого соединены с выходами двух младших разрядов регистра множителя, выход которого соединен с входом блока контроля 23.Недостатком устройства является низкое быстродействие его работыпри умножении "золотых" 1-кодов, обусловленное большим количеством тактов сложения частичных произвесумматора соединены с пятым и шестым входами дешифратора микрооперацийпрограммного блока управления соотвенственно, причем в программном блоке управления седьмой и восьмой входы дешифратора микроопераций соедииены с первым и вторым выходами неполного дешифратора соответственно,вход которого соединен с выходомсчетчика, вход которого соединен сдевятым выходом дешифратора микроопераций,дений с текущей суммой частичных произведений.Цель изобретения - увеличение быстродействия работы устройства при умножении чисел в "золотой" 1- системе счисления за счет умножения множимого одновременно на 3 разряда множителя.Поставленная цель достигается тем, что в устройство для умножения, содержащее регистр множимого, регистр множителя, первый и второй блоки контроля, табличный умножитель сумматор, содержащий блок нормализации, а также три группы элементов И, первые входы которых соединены с выходом регистра множимого и входом первого блока контроля, а вторые входы - с выходом табличного умножителя, первый и второй информационные входы которого соединены соответственно с выходами двух младших разрядов регистра множителя, выход которого соединен с входом второго блока контроля введены регистр обратного кода множимого, третий блок контроля, элемент И, четвертая группа элементов И, элемент ИЛИ, программный блок управления, выпол-. ненный на дешифраторе микроопераций, неполном дешифраторе и счетчике, и блок преобразования "золотого" 1-кода множимого в обратный код, включающий в себя блок анализа стар шего разряда, выполненный на триггере, элементе И, элементе НЕ, элементе ИЛИ, и ( И ф 1) одноразрядных нормализаторов, каждый из которых выполнен на трех элементах И и эле 3 11 менте ИЛИ, выход регистра обратного кода множимого соединен с входом третьего блока контроля, с первыми входами элементов И четвертой группы и с входом блока преобразования "золотого" 1-кода множимого в обратный код, причем первый и второй входы элемента И блока анализа старшего разряда соединены с 99 -29 и 999-33 разрядами регистра обратного кода множимого, а третий вход элемента,Иблока анализа старшего разряда соединен с инверсным выходом триггера, ,выход элемента И блока анализа старшего разряда и с входом элемента НЕ, выход которого соединен с первым вхо-. дом элемента ИЛИ, второй вход которого соединен с прямым выходом триггера, первый вход которого соединен с шиной нулевого потенциала, а второй - с.первым выходом дешифратора микроопераций программного блока управления, выход элемента ИЛИ блока анализа старшего разряда соединен с вторым выходом блока анализа старшего разряда, три входа первого элемента И , -го одноразрядногонормализатора соединен с 9 1 9. -1,-29 разрядами регистра обратного кода множимого соответственно, а выход первого элемента И-го одноразрядного нормализатора соединен с первым выходом 9 -го одноразрядного нормализатора, три входа второго элемента И 9, -го одноразряд- ного нормализатора соединены с+2, 1 +Ц,9 1 разрядами регистра обратного кода множимого соответственно, а выход второго элемента И 9. -го одноразрядного нормализатора соединен с первым входом элемента ИЛИ-го одноразрядного нормализатора, три входа третьего элемента И З.-го одноразрядного нормализатора соединены с 9. +13, Г 9.3, 9,-1 разрядами регистра обратного кода множимого соответственно, а выход третьего .элемента И 9. -го одноразрядного нормализатора соединен с вторым входом элемента ИЛИ 9, го одноразрядного нормализатора, выход которого соединен с вторым выходом-го одноразрядного нормализатора, выходы блока анализа старшего разряда и(И +1) одноразрядных нормализаторов соединены с входами регистра обратного кода множимого, информационные вход 9 регистра множимого, 30859 4 5 90 95 20 25 30 35 40 45 50 55регистра обратного кода множимого и регистра множИтеля соединены соответственно с входами прямого золотого" 1-кода множимого, инверсного значения"золотого"1-кода множимого, прямого золотого 1-кода множителя, являющимся первыми тремя входами устройства, четвертый и пятый входы которого, являющиеся соответственно входом "Пуск и входом синхронизации, соединены с первым и вторым входами дешифратора микроопераций программного блока управления соответственно, входы разрешения записи информации регистра множимого, регистра обратного кода 1множимого и регистра множителя соединены с первым выходом дешифратора микроопераций программного блока управления, вход разрешения записи частично нормализованной информации регистра обратного кода множимого соединен с вторым выходом дешифратора микроопераций программного блока управления, выход третьего младшего разряда регистра множителя соединен с третьим информационным входом табличного умножителя, управляющий вход которого соединен с входом сдвига регистра множителя и третьим выходом дешифратора микроопераций программного блока управления, а выход - с вторыми входами элементов И четвертой группы и с третьим входом дешифратора микроопераций программного блока управления, выходы блока контроля соединены с четвертым входом дешифратора микроопераций программного блока управления, а входы первого и третьего блоков контроля соединены с вторым входом элемента И, первый вход которого соединен с четвертым выходом дешифратора микроопераций программного блока управления, а выход соединен с первым выходом устройства, выходы элементов четырех групп соединены с входами элемента ИЛИ, выход которого соединен с первым входом сумматора, который содержит регистр суммы, регистр переносов, регистр коррекции, блок конца информализации, элемент И, элемент ИЛИ, блок конца суммирования, полусумматор и блок контроля сумматора, выход и вход которого соединены соответственно с первым выходом сумматора, являющимся вторым вь 9 ходом устройства, и первым выходом полусумма"1130859тора, первый и второйвходы которогосоединены соответственно с первымвходом регистра суммы и первым входом элемента ИЛИ, второй вход которого соединенс выходом элемента И, 5первый и второй входы которого соединены соответственно с выходом регистра коррекции и выходом регистрасуммы, выход элементасоединен свторым входом регистра переносов,1первый вход которого соединен с первым входом сумматора, выход регистрапереносов соединен с входом блокаконца суммирования, выход которогосоединен с выходом регистра суммы, 15вторым выходом сумматора, являющимся третьим выходом .устройстра, входом блока. конца информации, выходкоторого соединен с четвертым выходом сумматора, и с входом блока нормализации, выход которбго соединенс вторым входом. регистра суммы,управляющие входы регистра суммы сое;,динены с третьим, пятью и шестым выходами дешифратора микроопераций программногоблока управления соответственно, управляющие входы регистрапереносов соединены с шестым .и девятым выходами дешифратора микроопераций программного блока управления 30соответствейно, управляющий входэлемента И сумматора соединен с восьмым выходом дешифратора микроопераций программного блока управления,управляющий вход полусумматора соеди-З 5нен с седьмым выходом.дешифратора микроопераций программного блока управления, а гретийи четвертый выходысумматора соединены с пятым и шестымвходами, дешифратора микроопераций1.программного блока управления соответственно, причем в программномблоке управления седьмой и восьмойвходы дешифратора микроопераций соединены с первым и вторью выходами 45неполного дешифратора соответственно, вход которого соединен с выходомсчетчика, вход которого соединен сдевятым выходом дешифратора микроопераций., 0На фиг.1 показана структурная схема устройства для умножения, на фиг.2 - схема программного. блока управления, на фиг,3 - графа сос стояний и переходов блока управления, на фиг, 4 - схема блока преобразователя "золотого" 1-кода множнмого Регистр Ь множимого предназначей для хранения "золотого" 1-кода множимого. Регистр 7 обратного кода множимого предназначен для хранения обратного "золотого" 1-кода множимо. го. Регистр 8 множителя предназначен для хранения и сдвига на 3 разряда "золотого" 1-кода множителя.1130859 Продол ение таблицы 050 Перенос Возв сле- бужда дующую ющий триаду выходблока,1350 ЭквиваПере- Аналинос зируеиэ пре- мая дыду- триащей да триады множи- теля лентная триадамножителя 0 00 55 0 0 0 10 0 управления поступает сигнал окончания нормализации (Кор, и дешифратор микроопераций. переходит в состояние С 2 (1 =КроРе 1 Кнорр)При этом в программном блоке управления на выходе 33 формируется сигнал УСЗ=СО С 1, который открывает элемент И 19, через который сигналы об ошибках из блоков 9-11 контроля поступают на выход 24 устройства. Блоки 9-11 контроля контролируют регистры 6-8 на нормальность хранимых 1-кодов и реализуют функцию ошибкиов=1/с; б; 115з 1где с 1 - значение-го разряда регистра.А на выходе 34 программного блока управления в этот же момент времени вырабатывается управляющий сигнал УС 4=С 2, по переднему фронту ко.торого осуществляется прибавление единицы к счетчику тактов и запись очередного текущего произведения, поступающего на вход сумматора, в регистр 4 переносов.Управление пропуском соответствующих частичных произведений через группы элементов И 14-17 осуществляется с помощью табличного умножите 30 ля 13, который в соответствии с анализируемой триадой разрядов множителя и запомненных переносом из предыдущей триады формирует разрешающий сигнал на одном из выходовЗ 5 26-29.Табличный умножитель 13 имеет . стандартную структуру, состоящую из неполного дешифратора и триггера переноса, и работает в соответствии 40 с таблицей. 100 1000 28 101 0001 1 29 000 001 0 26 010: 100 0 28 1000001 1 29,На вход группы элементов И 14поступает прямой "золотой 1-код множимого, на вход группы 15 - сдвинутый на один разряд в сторону старших. разрядов прямой 1-код множимого, навход группы 16 - сдвинутый на дваразряда в сторону старших разрядов1прямой 1-код множимого, на входгруппы 17 - сдвинутый на один разрядв сторону младших разрядов обратный1-код множимого.После записи очередного частичного произведения в регистр 74 переносов, последнее суммируется с текущей суммой частичных произведений,хранящейся в регистре 68 суммы, поизвестному алгоритму 1 31,Если частичное произведение (очередное) является обратным 1-кодомсдвинутого на один разряд множимого,те. возбужден выход 29 табличногоумножителя 13, то на выходе 36 программного блока управления вырабатьгвается управляющий сигнал УС 5=С 2вых.29. По этому сигналу при сложении 1-кодов в полусумматоре в младший разряд полусумматора прибавляется единица, что эквивалентно сложению 1-кода из регистра суммы 68с дополнительным 1-кодом сдвинутогона 1 разряд множимого. Для этогополусумматор 76 в младшем разрядесодержит одноразряжцый сумматор.При сложении единиц в-х раз-,рядах "золотых" 1-кодов слагаемыхвозникает единица переноса в+1)-йи И)-й разряды сУммы, По свойствунормальной формы 1-кодов единицу переноса можно сразу же поместитьв (+1)-й разряд промежуточной суммы, которая записывается в регистр68 суммы, Все образовавшиеся переносы из Е -го в (й -2)-й разряд записываются в регистр 74 переносов.Сигнал записи УС 6=СЗ в регистры 68и 74 вырабатывается на выходе 37программного блока управления припереходе дешифратора 41 микрооперацийв состояние СЗ(1 1 О гдето ь - перенос иэ-го разряда,5 - сумма в 1,-м разряде.Сигнал об ошибке поступает на 4 О выход 23 устройства.Процесс сложения промежуточных сумм с промежуточными переносами в полусумматоре продолжается до тех пор, пока все промежуточные перено сы. не станут равны нулю. На выходе 40 блока 75 конца суммирования вырабатывается сигнал конца суммирования (К =4 Р 74 Гь, по которомутОзавершается процесс сложения оче О редного, частичного произведения с текущей суммой частичных произведе- . ний.Если содержимое счетчика тактов оказывается равным к+1, где к - на именьшее целое ) 3, И - разрядностьи.множителя, то дешйфратор 41 мимро-. операций переходит в состояние СО,Промежуточная сумма, находящаяся в регистре 68 суммы, приводится к нормальной форме с црмощью блока 69 нормализации, схема каждого разряда которого аналогична схеме одноразрядного нормализатора 45 блока 12 преобразования.Сигналы записи УС 7=С 4 ГО частичч 15 но нормализованной промежуточнои суммы с выхода блока 69 нормализации в регистр 68 суммы вырабатывают ся на выходе 38 программного блока управления при переходе дешифратора 41 микроопераций в состояние С 4. Сигнал об окончании нормализации 1-кода в регистре суммы вырабатывается на выходе 39 блока 70 конца . нормализации, схема которого аналогична схеме блоков 9-11 контроля.25 По этому сигналу дешифратор 41 микро- операций переходит в состояние СЗ дляобразования очередной промежуточнби суммы и тд(145 КнормКсмЗО 44 ноРВПроцесс сложения 1-кодов в полусумматоре контролируется блоком , 77 контроля сумматора, в каждом раз.ряде которого реализуется функция ошибки 35 и процесс умножения завершаешься, врегистре 68 суммы находится "золотой"1-код произведения ( =К К (С =4.0 нарн цц=к+1,Если С Ф к+1, то дешифратор 41микроопераций переходит в состояниеС 5 (4 =К,К(С Ф к+1 . На выходе 32 программного блока управления вырабатывается сигнал УС 8=С 5,по которому осуществляется сдвигрегистра 8 множителя и регистра 68суммы на три разряда в сторонумладших разрядов и запись нового значения переноса в триггер переносатабличного умножителя 13. Затем дешифратор 41 микроопераций переходитв состояние С 2, и начинается процессумножения на новую триаду множителяЖ =1) .При арифметическом сдвиге на триразряда вправо дополнительного "золотого" 1-кода необходимо освободившиеся после сдвига разряды заполнятьнулями и корректировать полученныйпосле сдвига код сложением с кодомвида 0.1001. Для выполнения такойкоррекции управляющий сигнал УС 8==С 2 ф/С, 1) с выхода 35 программного блока управления поступает навход элемента И, 72, куда также поступает значение знакового разрядарегистра 78 суммы. При выполненииусловий коррекций код 0.1001 с регистра 71 коррекции через элементИ 72 и элемент ИЛИ 73 записывается врегистр 74 переносов вместе с промежуточными переносами по сигналу УС 6при переходе пешифратора 4 1 микроопераций в состояние СЗ.П р и м е р . Умножить множимое .А=0,100 000 на множитель В=0,101 001+ 20 Р 74 = 0.100 100 - коррекция Р 68 = 0.010 011- О. 010 100Р 74 = 0.000 000Р 68 = 0,010 100 - результат.При умножении 48-разрядных "золо 1тых 1-кодов минимальное быстродействие "золотого" устройства увеличивается в 1,37 раза по сравнению с известным устройством,Таким образом,введение новых блоков и функциональных связей позволяет увеличить быстродействие работы устройства при умножении чисел в "золотой" 1-системе счисления.