Система передачи и воспроизведения информации

тс перо элелюч ень ИЛИ, выхо динен сгосудю стненнцй номитет сссР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ СПИСАНИЕ 3232341/09 (15,01.81 (13791247216.05,79(46) 07.05.84. Бюл. 1( 17 (72) Бернар Марти, Алэн Пуанье, Клод Фурнье и Кристиан Рош (Франция) (71) Этаблиссман пюблик де диффюзьон ди пТеледиффюзьон де Франс" и Клод Фурнье, Кристиан Рош (Франция) (53) 621.374(088,8)(54)(57) 1, СИСТЕМА ПЕРЕДАЧИ И ВОСПРОИЗВЕДЕНИЯ ИНФОРМАПИИ, содержащая на передающей с.тороне последовательно включ.енные пульпы управления, блок обработки цифровой информации, мультиплексор и модулятор, а на приемной стороне демодулятор, первый выход которого подключен через блок обработки видеосигнала к одному входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала - к другому входу видеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделителя видеосигнала, вход которого является входом блока обработки цифрового сигнала, селектора и интерфейса, из последовательно соединенных дешифратора, блока памяти страниц и генератора знака, выходы которого являются выходом блока обработки цифрового сигнала, о т л и ч а ю - щ а я с я тем, что, с целью повышения достоверности передачи информации на приемной стороне в блок обработки цифрового сигнала введены блок селекции страниц, корректор сигнала ошибки и устройство блокировки сигнала ошибки, причем первый вход блока селекции страниц подключен к выходу интерфейса, первый выход - к входу корректора сигнала ошибки, первьй выход которого соединен с вторым входом блока селекции страниц, а второй выход - с входом устройства блокировки сигнала ошибки, выход которого объединен с вторым входом корректора сигнала ошибки и подключен к входу дешифратора, другой выход которого соединен с третьим входом блока селекции страниц.2, Система по п.1, о т л и ч а ющ а я с я тем, что блок селекции страниц состоит из двух регистров сдвига на триггерах, памяти компараторов, пяти детекторов, триггера управления, распределителя, трех ,элементов И и элемента ИЛИ, причем 1выходы трех первых триггеров первого регистра сдвига через соответствующие детекторы подключены к первым входам трех соответствую 1 цих компараторов, вторые входы рых соединены с выходами соот твукицих триггеров второго регистрвыход четвертого триггерарегистра сдвига соединенчетвертого компаратора и дчетвертого детектора, выход пятог риггера первого регистра сдвига входом пятого компаратора и свходом пятого детектора, в вертого компаратора соедин выми входами первого и вто ментов И, выходы которых и к двум входам элемента четвертого детектора сое1 О 9 В 2 вым входом третьего элемента И, выход пятого детектора - с вторим входом второго элемента И, выход пятого компдрдторд - с вторыми входами первого и третьего элементов И, выход третьего элемента И - с третьим входом элемента ИПИ, выход которого соединен через последовательно включеннье третий, второй и первь 1 й компараторы с первым входом распределитевторой вход которого подключен выходу первого регистра сдвига, д третий вход - к выходу триггера управ ления, причем вход первого регистра сдвига является первым входом блока селекции страниц, вход триггера управления - вторым входом, вход второго регистра сдвига - третьим входом, д первый и второй выходы распре делителя - соответственно первым и вторым выходами блока селекции страниц3. Система пои. 1, о тл и ч аю щ а я с я тем, что корректор сигнала ошибки состоит из регистра сдвига на элементах памяти, распре,делителя на элементах памяти, решающего устройства, детектора и блоков ввода информации, причем детектор, первый элемент памяти регистра сдвига, первый элемент памяти распределителя, второй элемент памяти регистра сдвига, второй элемент памяти распределителя, третий элемент памяти регистра сдвига, третий элемент 1Изобретение относится к переддче и индикации информации в приемной аппаратуре телевидения,Известна система передачи и воспроизведения информации, содержащая на передающей стороне поспедовательно включенные пульты управления, блок обработки цифровой информации, интерфейс, мультиплексор и модулятор, а на приемной стороне - демодулятор 10 первый выход которого подключен через блок обработки вицеосигнала к одному входу видеоконтрольного блока, а другой выход через блок обработки цифрового сигнала - к другому входу 5 памяти распределителя и четвертый элемент памяти регистра сдвига -оединены последовательно, выходы первых трех элементов памяти регистра сдвига соединены с входами соответствующих компараторов, выходы которых подключень 1 к входам решающего устройства, первый выход которого подключен к первому входу первого блока ввода информации, второй вход которого объединен с первым входом второго блока ввода информации и соединен с выходом второго элементапамяти регистра сдвига, а выхоц - сдругим входом первого элемента памя - ти распределителя, второй выход решающего устройства подключен к второму входу второго блока ввода информации, выход которого соединен с другим входом второго элемента памяти распределителя, а третий выход решающего устройства - с управляющим входом третьего элемента памяти распределителя и с первым входом третьего блока ввода информации, второй вход которого подключен к выходу четвертого элемента памяти регистра сдвига, а выход - к другому входу третьего элемента памяти распределителя, причем вход детектора является входом корректора сигнала ошибки, выход регистра сдвига - первь:и выходом, а четвертый выход решающего устройства вторым выходом корректора сигналаошибки. 2вицеоконтрольного блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделителя видеосигнала, вход которого является входом блока обработки цифровогосигнала, селектора, интерфейса, дешифратора, блока памяти страниц игенератора знака, выходы которогоявляются выходом блока обработки цифрового сигнала Однако известная система не обеспечивает достовернос ти перс. дачи информации.1 О 91 Я 30 3Цель изобретения - повьпшенпе достоверности передачи информации,Поставленная пель достигается тем, что в систему передачи и воспроизведения информации, содергкащую на передающей стороне последовательно включенные пульты управления, блок обработки цифровой информации, мультиплексор и модулятор, а на приемной стороне демодулятор, первый выход которого подключен через блок обработки видеосигнала к одному входу видеокантрольного блока, а другой выход через блок обработки цифрового сигнала - к другому входу видеоконтрольнога блока, при этом блок обработки цифрового сигнала на приемной стороне состоит из последовательно соединенных разделителя видеосигнала. вход которого является входом блока20 обработки цифрового сигнала, селектора и интерфейса, из последователь. но соединенных дешифратора,блока памяти страниц и генератора знака, выходы которого являются выходом25 блока обработки цифрового сигнала, на приемной стороне в блок обработки цифрового сигнала введень блок селекции страниц, корректор сигнала ошибки и устройство блокировки сигнала ошибки, причем первый вход блока селекции страниц подключен к выходу интерфейса, первый выход - к входу корректора сигнала ошибки, первый выход которого соединен с вторым 35 входом блока селекции страниц, а второй выход - с входом устройства блоки ровки сигнала ошибки, выход которого объединен со вторым входом корректора сигнала ошибки и подключен ко входу 40 дешифратора) другой выход которого соединен с третьим входом блока селек ции страниц, блок селекции страниц состоит из двух регистров сдвига на триггерах, пяти компараторов, пяти 45 детекторов, триггера управления, распределителя, трех элементов И и элемента ИЛИ, причем выходы трех первых триггеров первого регистра сдвига через соответствующие детекторы 50 подключены к первым входам трех соответствующих компараторов, вторые входы которых соединены с выходами соответствующих триггеров второго регистра сдвига, выход четвертого триггера первого регистра сдвига соединен с входом четвертого компаратораи с входом четвертого детектора, выход пятого триггера псроага регистрасдвига - с входом пятого компара -тора и с входам пятого детектора, выход четвертого компаратора соедпнспс первыми входами первого и второгоэлементов И, выходы которых подключены к двум входам элемента ИЛИ, выходчетвертого детектора соединен с пер -вым входом третьего элемента И вы)ход пятого детектора - с вторю: входом второго элемента И, выход и;тогокомпаратора - с вторыми входами пср -вага и третьего элементов И, выходтретьего элемента И - с третьим входом элемента ИЛИ, выход которого соединен через последовательно включенные третий, второй и первый кампаратары с первым входам распределителявторой вход которого подключен квыходу первого регистра сдвига, атретий вход - к выходу триггерауправления) причем вход первого регистра сдвига является первым входомблока селекции страниц, вход триггера управления - вторым входом,вход второго регистра сдвига - треть.им входом, а первый и второй выходыраспределителя - соответственно первым и вторым выходами блока селекциистраниц,Причем корректор сигнала ошибки состоит из регистра сдвига на элементах памяти, распределителя на элементах памяти, решающего устройства) детектора и блоков ввода информации, причем детектор, первыйэлемент памяти регистра сдвига, первый элемент памяти распределителя,второй элемент памяти регистра сдвига, второй элемент памяти распределителя, третий элемент памяти регистра сдвига, третий элемент памяти распределителя и четвертый элемент памяти регистра сдвига соединены последовательно, выходы первых трех элементов памяти регистра сдвига соединены с входами соответствующих компараторов, выходы которых подключеныко входам решающего устройства,первый выход которого подключен кпервому входу первого блока вводаинформации) второй вход которогообъединен с первым входом второгоблока ввода информации и соединен свыходом второго элемента памяти регистра сдвига, а выход - с другимвходом первого элемента памяти распределителя, второй выход рс шающс 1091862го устройства подключен ко второмувходу второго блока ввода информации Вьгход которого соедиеген с другимвходом второго элемента памяти распределителя, а третий выход решающего устройства - с управляющим входомтретьего элемента памяти распределителя и с первым входом третьегоблока ввода информации, второй входкоторого подключец к выходу четвер Отого элемента памяти регистра сдвигаа выход - к другому входу третьегоэлемента памяти распределителя, причем вход детектора является входомкорректора сигнала ошибки, выход регистра сдвига - первым выходом, ачетвертый выход решаюшего устройстьа - вторым выходом корректора сиг нала ошибки.а Фиг. 1 представлена структурная электрическая схема передающейстороны системы передачи и воспроизведения информации; на фиг. 2то же, приемной стороны системыпередачи и воспроизведения информа - 25ции.; на Фиг, 3 - то же, блока селекции страниц; на фиг. 1 - то же,корректора сигнала ошибки; на Фиг.5 то же, первого блока ввода информации; ца фиг. 6 - то же, второгоблока ввода информации; ца фг 1 г, 7то же, третьего блока ввода инфор -мацки; на фкг. 8 - то же, логического блока; на фиг. 9 - то же,устройства блокировки сигнала ошибки.35Система передачи и воспроизведения и.гформацик содержит на передаю,щей стороне (фиг, 1) пульты управления (1 - 1) - (1 - п), каждый из которьгх состоит из контрольного экрана40(З-Ы, блок 4 обработки цифровойинФормации состоит из блока 5 установки Формата страницы документа,блока б памяти и преобразователя 7.45Выход блока 1 подключен через мультиплексор 8 по входу модулятора 9,выход которого является выходом приемной стороны. Пульты управления(1 - 1) в (1-п) позволяют оператору набрать страницы проверяя на контроль 50ном экране характеристики известногоизображения; размер символов, мигание, различные графические особенности. Каждая клавиатура 3-1 (1=1,2,г 5,и) представляет собой ткп пишущей машинки и предназначена для набора и приведения в соответствующийпорядок документов. Блок 5 Формирует избыточиыс последовательности кодов, а блок б памяти хранит длительностипередаваемых кодов, которые периодически считываются и передаются через мультиплекс:ор 8 на вход модулятора 9 для передачи.а приемной стороне (Фиг. 2) система содержкт демодулятор 10, олок 11 обработки видеосигнала, представляющий собой например, дешифратор цвета и генератор развертки, видео- контрольный блок 12, состоящий из видеокоммутатора 13 и электроннолучевой трубки (ЗЛТ) 14, а также блок 15 обработки цифрового сигнала, состоящий кз разделителя 1 б видеосиг нала, селектора 17, интерфейса 18, блока 19 селекции страниц, корректора 20 сигнала ошибки, устройства 21 блокировки сигнала ошибки, дешифратора 22, блока 23 памяти страниц и генератора 2 ч знака. Демодулятор 10 подает звук на громкоговоритель и видеосигнал на блок 11, который передает цветовые видеосигналы В 1, Ч и Е а также сигнал яркостичерез видеокоммутатор 13 ца ЗЛТ 11, В блоке 1 э выходы генератора 24 соединены со водаи цветностк К 1 г, к В, и входом яркости 1, видеокоммутатора 13.Селектор 1 г 7 выбирает цифровой канагг и представляет возможность проходить полезному сообщению по их номеру канала, Выборка страниц и декодирование выбранных страниц происходит в дешифраторе 22, который декодирует страницу за страницей и заполняет блок 23 памяти страниц,Блок 19 селекции страниц предназначен для распознавания кодов заголовка страниц и номера страницы и подключает свой первый выход ко входу корректора 20 во время первого приема одной страницы и второй выход ко входу устройства 21 во время последующих приемов. Корректор 20 сигнала ошибки корректирует ошибочные коды и подает сигналы об ошибочных, но не исправленных кодах, а также распознает код окончания страницы, во время которого со своего второго выхода подает сигнал на второй вход блока 19 об окоцчации страницы. Устройство 21 последовательноустраняет ошибкгг, существующие встранице посл гервого ее приема,блокируя любую передачу информациив случае наличия оггггбгсг ц .госледоваПервый регистр сдвига (триггеры 25-29) принимает дайные от интер - Фейса 18. Информация триггера 28 сравнивается со сповом компаратора 36, а компаратор 37 сравнивает информацию триггера 29 со словом БОН.Так только появляется другая комбинация, например (Х; КБ), (БОН; Х) или (БОН; КБ), элемент ИЛИ 48 контролирует компараторы 33-35, которые сравнивают информацию триггеров 25-27 с информацией триггеров 30-3 2соответственно. Информация триггеров 25 - 27 корректирует детекторами 38-40 кода Хэмминга. Если сигнал ,сравнения имеет положительный знак,4550с. 10918тельности ряда страниц или окончанияследующей страницы,В случае, когда ошибки вызываютсяотраженными сигналами и когда какой,пибо код находится в том же положении последовательных передачи, ошибки являются сгстелатическими, и пепредставляется возможным исправитькод страницы. Использование асинхронного характера передачи в системе АНТИОПЕ позволяет уменьшитьвероятность того, чго тот же код окажется ошибочным во время второго приема кода страницы.Блок 19 селекции страниц (фиг.З) 15содержит первьп регистр сдвига натриггерах 25 - 29, в котором триггер15 принимает сигнал от интерфейса18, второй регистр сдвига на триггерах 30, 31 и 32, определяющих номер 20страницы, посьлаемьй дешифратор ом 22,первый, второй и третий компараторы33, 34 и 35, соединенные с триггерами 30, 31 и 32 второго регистра сдвига соответств нно, четвертый и пятьп 25компараторы 36 и 37, соединенныесоответственно с триггерами 28 и 29первого регистра сдвига и предназначенные для сравнения их информациис кодами начала страницы, пять детекторов 38 - 42, триггер 43 управления, вход которого является вторымвходом блока 19 и подкпючен ко второму выходу корректора 20, распределитель 44, управляемьй компаратора 35ми 33, 34 и 35, первый выход которого является первым выходом блока 19и подключен к первому входу корректора 20, а второй выход является вторым выходом блока 19 и подключен ковходу устройства 21, три элементаИ 45, 46 и 47 и элемент ИЛИ 4862что подтверждает ра прсцел 1 г.ль 44,управляемый триггером 43, триггер 43устанавливается в нуль сигналом отклавиатуры абонента и устанавливается в единицу сигналом от корректора20, указывая на окончание первогоприема.Когда триггер 3 находится в нулевом состоянии. распреелтель 44 поцключает свой первый выход ко вхоцукорректора 20, когда триггер 43 находится в единичном состоянии, распределитель 44 подключает свой вто -рой выход ко входу устройства 21,Корректор 20 сигнала ошибки(фиг. 4) содержит регистр сдвига наэлементах памяти 49 - 52, распрецелитель на элементах памяти 53,54 и 55, детектор 56, на элементыпамяти 49-55 подаются синхронизирующие импульсы Н от интерфейса 18, решающее устройство, состоящее изтрех компараторов 57, 58 и 59 и логического блока 60, а также три блока 61, 62 и 63 ввода информации, Вкомпараторе 57 происходит сравнениес кодом КС, и компараторе 58 - с кодами ЕТХ, .Р, ЕБС и в компараторе 59с кодами ЕОТ, УБ, ЕТХ, ЕБС, КС, ББ 2.Третий блок 6 1 ввода информации(Фиг. 5) содержит блок 64 памятикода ошгбки, блок 65 памяти кода КС,мультиплексор 66, управляемый двумядвогчньми элементами еЬ, и еЬ, старшего разряда сигнала с третьего выхода логического блока 60, первьпдвоичный элемент этого сигнала еЬуправляет элементом памяти 53, одинвход которого подключен к выходумультиплексора 66, а другой вход -к выходу элемента памяти 50,Второй блок 62 ввода информации (фиг. 6) содержит блок 67 памяти кода ЕБС, блок 68 памяти кода оппбки, блок 69 памяти кода ЕТХ, блок 70 памяти кода ЬГ, блок 71 памяти кода И 1 Л мультиплексор 72, управляемый тремя двоичньии элементами еЬ еЬ, и еЬ, старшего разряда сигнала со второго выхода логического блока 60, первьп двоичный элемент этого сигнала еЬ 1 управляет блоком памяти кода КС 65, один вход которого подключен к выходу мультиплексора 72, а другой вход - к выходу элемента памяти 51.Первый блок 63 ввода информации (фиг. 7) содержит блок 73 памятирецгающего устройства с тремя группами БьгхоДОБ, Псрвый ДБОичный элемент сигнала с кыкцОГО Выхода обычна пред ставлЯет НУльр Б этом слУчае элеметь памяти э 3 р 5 р 55 находятся Б таког состоянии, что элементы паМ 51 ти 59 - 52 фчцкцг 5 анируют Б 1 ратиБ нам случае, например, если первый двоичный э,)емецт равен единице, элемент памяти 55 разрешает запись в элемент памяти 51 сигналов из блока 63 других дноичЬгх элементов,Т а блица 1 Ком- Тест,пар а- ггр Произведенцые операции тарЪ 77 78 Ьит недействительности Сравнение содержания элемента памяти 50 с содержанием элемента памя- Г ти 51 с точностью до бита Сравцецие с КС 79 Бит недействительностиСравнение с содержанием 50элементов памяти 49 или 50Сравнение с ЕТХСравнение с ЬЕСравнение с ЕБССравнение с ЕБС с точцастьк) Да битаСравнение с цулем символов бит 6 и 7 82 83 8 ц 85 када Е 0 Т, блок 7 с памяти кода 0 Бр блок 75 памяти радз %1 Ьр мультиплексор 76, управляемый двумя цваич"ными элемента",ги еЬ и еЬ старега разряда сигналар первый двоичный элемент еЬ которого управляет эле 1ментам плм 51 ти 55 р Один из входов которого подключен к выходу мультиплексора 76, а второй вход - к Бьгходу элемента памяти 52,10Таким образом, сигнал с первого выхода блока 19 подается на вход детектора 56, который добавляет дво - ичцьЙ.элемент к серии импульсов в элементах памяти 49-55. Элемент памя. 15 ти 49 заггисьБает либо информацию элемента палгяти 50,либо информацию блока 61,чтг определяется элементом памяти 53.ИИФормация элементов памяти 50-52 20 контролируется кампаратарами 57-59 согласгго табл, 1, Зти результаты обрабатываются логическим блоком 60Х 3 87 88 Бит недействительностиСравнение с 1 7-га битас 0 6-га битаСравнение с ЕОТСравнение с 11 БСравнение с содержаниемэлемента памяти 51 с точностью да битаСравнение с ЕТХ или ЕБСили РС или ББ 2 Компаратор 57 игеет выходы 77-79.компаратар 58 имеет выходы 80-86,а кампаратор 59 имеет выходы 87-92,подключенные ко входам логическогоблока 60. Логика работы логическогоблока 60 представлена ниже. Сигналы на выходах 80, 85, 88,равные 1, со второго выхода Б блок67 памяти кода ЕБС; сигналы на выходах 80 и 88, равные 1, и 85, равный0; а также сигналы на выходах 80 и92, равные 1; или 83, равный 1, и77 или 87, равные нулю; или 81 р равный 1, 77, равный нулю, а также 91подтверждают достоверность сигналасо второго выхода Б блок 68 памятикода ошибки,Последний случай подтверждаетдостоверность сигнала с первого выхода с адресом, соответствующим содержанию элемента памяти 51, Сигналына выходах 80 и 89, равные 1, подтверждают достоверность сигнала совторого выхода в блок 69 памяти кода ЕТХ; сигналы на выходах 79, 80и 90, равные 1, подтверждают достоверность сигнала с первого выходав блок 70 памяти кода; сигналы навыходах 79, 80 и 87, равные 1, подтверждают достоверность сигналов спервого и второго выходов соответственно в блок 70 памяти кода ЬЕ и вблок 7 Й памяти кода 11 Б; сигналы навыходах 77, 78 и 81, равные 1, подтверждают достоверность сигнала стретьего выхода с адресам, саответ.твующим содержанию памяти 51; сиг налы на выходах 77 и 8 1, равные 1,но 78, равный ну:и подтлсрждаотдостоверность сигнала с третьеговыхода Б блок 64 цач 55 ти када ошибкисигналы на выходах 82 и 87, равнье1, подтверждают дастоцерность сиг1091862 12 Продолжение табл, 2 7=1 87 = 1 83"1 96 1 0 74 97 79 = 1 83 = 1 10 98 87 = 1 84=1 0 1 Таблица 3 Тест, Р Операции Таблица 2 40 81=1 77=0 91=.0 501 мяти 1 О 4 Бит н действиашегося05 ел ьнос од ят элементе па 82 = 1 87 = 1 9 7 0 11нала с первого выхода в блок 73 памяти кода ЕОТ; сигнапы на выходах 77, 87 и 83 подтверждают достоверность сигналов с первого и третьего выходов соответственно в блок 65 5 памяти кода КС и в блок 74 памяти кода ПЯ. В то же время как 90, 83, равные 1, с 77, равным нулю, подтвержают достоверность сигнала с третьего выхода в блок 65 памяти кода КС; сигналы на выходах 79 и 83, равные 1, подтверждают достоверность сигнала с первого выхода в блок 74 памяти кода ПЯ; сигналы на выходах 79,равные 1, 80, 83, 90, равные нулю, подтвержда ют достоверность сигнала с третьего выхода в блок 64 памяти кода ошибки; сигналы на выходах 87 и 84, равные 1, подтверждают достоверность сигналов с первого и второго выходов соот 20 ветственно в блок 71 памяти кода БПЬ и в блок 75 памяти кода %3 Ь.1(од ПЯ, который следует за номером ряда в двух цифрах, ведет к тому, что логический блок 60 блокиру ется во время двух синхронизирующих интервалов счетчиком после детекти - рования сигнала с выхода 90, а сигналы с выводов 89 или 82 вызывают переключение триггера 43 в нуль, указывая 0 окончание приема страницы.Реализация логического блока 60 (фиг. 8), формирующего сигнал на первом выходе, представлена логическими элементами И 93-98, элементами ИЛИ 99, 100 и 101, Логика работы логического блока 60 представлена в табл. 2. Сигналы со второго и третьего выходов логического блока 60 формируются аналогичным образом.Устройство 21 блокировки сигнала ошибки (фиг. 9) выделяет последовательности начала ряда КС, ЬР, ОЯ и блокирует любую передачу информации в случае ошибки, устройство содержит элементы памяти 102-105 регистра сдвига, элементы памяти 106, 107 и 108 распределителя, блоки 109, 110 и 111 ввода информации, решающее устройство из компараторов 112, 113 и 114 и логического блока 115 с триггером 116. Первый блок 111 содер жит мультиплексор 117 и блок 118 памяти кода ПЯ, второй блок 110 содержит мультиплексор 119 и блок 120 памяти кода ЬР, третий блок 109 содержит мультиплексор 121, блок 122 памяти кода уплотнения %1 Ь и блок 123 памяти кода КС,Логика работы представлена в ;табл. 3. 126 Сравнение содержания элемента памяти 103 с КЯ 130 Сравнение содержания элемента памяти 104 с ЬР 134 Сравнение содержания элемента памяти 105 с ПЯ Бит недействительности байтасодержащегося в элементе паБит недействительности байтасодержащегося в элементе памяти 1041091862 10 Логика работы логического блока 115 аналогична логике работы логическога блока 60 и представлена в табл, 4. При этом компаратор 112 имеет выходы 124-126, компаратор 113 имеет выхоцы 127 в 1, компаратор 114 имеет выходы 131 в 1, подключенные ко входам логического блока 115.Таблица 4 124 131 130= 1 134 130= 1 124 = 0 126 = 1 130 = 1 126 127 = 0 130 = 0 134 = 0 14 Продолжение таб, 4123118109 123123122ок 115 включен ый подтверждает третьего выхода 115 в блок 122 ения,126 = 1 127 134 0 в системе передачиинформации повышапередачи инфор" 126 = 1 127 = 1 131=1 120 1118 О 110 111 В логический блтриггер 116, которналичие сигнала слогического блокапамяти кода уплотнТаким образом,и воспроизведенияется достоверностьмацки.