Цифроаналоговый преобразователь с автокалибровкой

(5) 5 Н 03 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ПИСАНИЕ ИЗОБРЕТЕНИЯ Р М. 30 этике и ыть исования ю, вчасго телеышение разоваель с АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССРМ 1029408, кл, Н 03 М 1/66, 1982.Авторское свидетельство С1594699, кл, Н 03 М 1/бб, 1988,(57) Изобретение относится к автомвычислительной технике и может бпользовано в системах преобразцифровой информации в аналоговутности в системах цифроаналогововидения, Цель изобретения - повточности и быстродействия преобния. Цифроаналоговый преобразов автокалибровкои содержит формирователь 1 кодов, первый регистр 2, мультиплексор 3, блок 4 управления, первый преобразователь 5 кода в напряжение, интегратор 6, первый коммутатор 7, сумматор 8, выполненный в виде усилителя 9 и устройства 10 выборки и хранения, источник 11 опорного напряжения, второй коммутатор 12, устройство 13 выборки и хранения, второй регистр 14, блок 15 выработки сигнала коррекции, счетчик 16 импульсов, второй преобразователь 17 кода в напряжение, первый 18 и второй 19 аттенюаторы, Положительный эффект обеспечивается за счет коррекции крутизны, погрешности нелинейности и смещения характеристики преобразования, а также эа счет выйолнения оперативного запоминающего устройства многоканальным, 5 з,п,ф-лы, б ил., 3 табл,1683176 и орректор М,Пожо Ре Е,Папп аказ 3422 Тираж ВНИИПИ Государственного комитета по изоб 113035, Москва, Ж, Рароизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Составите Техред М,О.Гелле ргентал Подписноетениям и открытиям при ГКНТ Сская наб 4/5Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах преобразования цифровой информации в аналоговую, в частности в системах цифрового телевидения, Цель изобретения - повышение точности и быстродействия преобразования,На фиг.1 представлена структурная схема цифроаналогового преобразователя с автокалибровкой; на фиг.2 - структурная схема блока выработки сигнала коррекции; на фиг.3 - структурная схема блока управления; на фиг.4 - структурная схема оперативного запоминающего устройства; на фиг,5 структурная схема мультиплексора; на фиг,6 - временные диаграммы, поясняющие работу цифроаналогового преобразователя.Цифроаналоговый преобразователь с ав 1 окалибровкой (фиг.1) содержит формирователь 1 кодов, первый регистр 2, мультиплексор 3, блок 4 управления, первый преобразователь 5 кода в напряжение, интегратор 6, первый коммутатор 7, сумматор 8, вь 1 полненный в виде усилителя 9 и устройства 10 выборки и хранения, источник 11 опорного напряжения, второй коммутатор 12, устройство 13 выборки и хранения, второй регистр 14 блок 15 выработки сигнала коррекции, счетчик 16 импульсов, второй преобразователь 17 кода в напряжение, первый 18 и второй 19 аттенюаторььБлок 15 выработки сигнала коррекции (фиг.2) выполнен в виде оперативного запоминающего устройства 20, первого 21 и второго 22 преобразователей уровня, первого 23 и второго 24 регистров, первого 25 и второго 26 поеобразователей кода в напряжение, первого 27 и второго 28 аттенюаторов, постоянного запоминающего устройства 29, аналогового компаратора 30, коммутатора 31, регистра 32 последовательного приближения и блока 33 задержки,Блок 4 управления (фиг,3) выполнен в виде первого 34 и второго 35 счетчиков, импульсов, логического устройства 36, первого 37 и второго 38 дешифраторов, элемента И - НЕ 39, постоянного запоминающего устройства 40 и счетного устройства 41.Оперативное запоминающее устройство 20 (фиг,4) выполнено в виде й каналов памяти, каждый из которых содержит регистр 42 адреса, блок 43 памяти и регистр 44, а также дешифратора 45, мультиплексора 46, демультиплексора 47 и элемента НЕ48.Мультиплексор 3 (фиг,5) выполнен в виде первого 49 и второго 50 регистров и ре. гистра 51 сдвига, Преобразователь работает следующимобразом,Цифроаналоговый преобразовательимеет два режима работы, режим цифроаналогового преобразования и режим автокалибровки,Режим цифроаналогового преобразования начинается по заднему фронту импульса (фиг.бд), расположенного внутри 10 строчного синхроимпульса (фиг,6 в) и заканчивается по переднему фронту следующего импульса (фиг,бд), а также длится в течениекадрового гасящего импульса (КГИ),На входную шину преобразуемого кодапоступает цифровой поток телевизионного сигнала, представляющий собой последова 20 25 30 35 40 45 50 55 тельность выборок в параллельном двоичном коде, и синхронный с ним тактовый импульс Т (фиг,бб), Последовательность выборок записывается в первый регистр 2 и с его выхода поступает на блок 15 выработки сигнала коррекции(БВСК) и мультиплексор 3, В основном канале цифроаналогового преобразователя сигнала с выхода мультиплексора 3 поступает на первый преобразователь 5 кода в напряжение (ПКН). Аналоговое напряжение с выхода ПКН 5 нормируется по уровню вторым аттенюатором 19 и поступает на четвертый вход сумматора 8, где усиливается по току усилителем 9, Усилитель 9 осуществляет алгебраическое суммирование сигнала основного канала цифроаналогового преобразователя с сигналом сдвига, поступающим с выхода первого аттенюатора 18, и сигналом коррекции нелинейности и смещения, который формируется в канале коррекции и поступает на первый вход усилителя 9,Для формирования корректирующего сигнала цифровой код с выхода первого регистра 2 поступает также на адресные входы оперативного запоминающего устройства (ОЗУ) 20 БВСК 15 (фиг,2). ОЗУ 20 в данном режиме работает на считывание и в нем хранится таблица кодов коррекции (например., для 12-разрядного входного кода корректирующий код имеет 8 разрядов). Цифровой поток кодов коррекции синхронно с цифровым потоком основного канала (мультиплексор 3 помимо регистров 49 и 50 содержит для выравнивания задержек обоих каналов регистр 51 сдвига, фиг,5) поступает через первый преобразователь 21 уровня и первый регистр 23 на ПКН, 25 и далее через аттенюатор 27 - на второй выход БВСК 15.На третий вход усилителя 9 (фиг.1) с выхода интегратора 6 через первый аттенюатор 18 поступает сигнал сдвига. Величины сигналов коррекции и сдвига с помощью5 10 15 20 25 30 35 40 50 аттенюаторов задаются такими, чтобы динамический диапазон сигнала коррекции с некоторым запасом превышал суммарную погрешность нелинейности и смещения основного канала в рабочем диапазоне температур и временных нестабильностей, а также чтобы значения сигналов коррекции с выхода канала коррекции были однополярны,Устройство 10 выборки и хранения (УВХ), входящее в состав сумматора 8, осуществляет выборку выходного сигнала усилителя 9, устраняя выбросы ПКН 5 и 23. Поскольку для выработки сигнала коррекции используется выходной сигнал УВХ 10, то дискретный во времени телевизионный сигнал на выходе УВХ 10 не содержит погрешности нелинейности и смещения, а также погрешности от выбросов ПКН, Сигнал с выхода УВХ 10 через открытый коммутатор 12 поступает на выходную шину,цифроаналогового преобразователя,Для обеспечения режима цифроаналогового преобразования блок 4 управления вырабатывает на своих выходах сигналы, приведенные в табл.1,Режим самоблокировки крутизны преобразования осуществляется в момент действия строчногосинхроимпульса в пределах длительности импульса, показанного на фиг,бд. На первый - четвертый управляю-. щие входы цифроаналогового преобразователя поступают соответственно сигналы строчного синхроимпульса (фиг,бв), инвертированные кадровые гасящие импульсы, тактовые импульсы Т 2 и Т 1(фиг,бб и ба). Под воздействием этих сигналоз БУ 4 вырабатывает на своих выходах сигналы, приведенные в табл.2. Коммутатор 7, управляемый сигналами БУ 4, пропускает на вход интегратора б поочередно одну (от источника 11 опорного напряжения ИОН) и восемь "порций" тестового напряжения с выхода усилителя 9 длительностью, соответствующей сигналу фиг.бж (длительность одной "порции", сформированного в результате воздействия на вход ПКН 5 тестового кода с выхода формирователя 1 кодов в течение действия сигнала (фиг.бе).В случае, когда амплитуда тестового сигнала на выходе усилителя 9 равна 1/8 от выходного сигнала ИОН 11, на выходе интегратора 6 не изменится уровень сигнала,в противном случае в результате действия отрицательной обратной связи по цепи выход интегратора 6 - блоки 5,19 9 и 7 - вход интегратора б обеспечивается коррекция выходного напряжения интегратора б., а следовательно, и крутизны преобразования ПКН 5. На фиг.бз приведена временная диаграмма выходного сигнала усилителя 9 в момент действия строчного синхроимпульса с введенным тестовым сигналом, УВХ 13 на своем выходе хранит напряжение, соответствующее размаху строчного синхроимпульса, которое через коммутатор 12 поступает на выходную шину цифроаналогового преобразователя (фиг.би).В результате отключения всех активных источников сигналов от шины данных ее состояние определяется кодом, хранящимся в постоянном запоминающем устройстве 29 БВСК 15 и равным 10000000, что соответствует половине диапазона сигнала коррекции. При этом сигнал с выхода канала коррекции компенсирует сигнал сдвига.Режим обновления кода коррекции нелинейности и смещения начинается по переднему фронту и заканчивается по заднему фронту сигнала фиг.4 д при условии, что на первом выходе БУ 4 присутствует "Лог,"0", В этом режиме обеспечивается первоначально после включения устройства формирование, а затем уточнение таблицы корректирующихся кодов в ОЗУ 20, БУ 4 в этом режиме формирует на своих выходах сигналы, приведен н ые в табл,3.Цифровой эквивалент напряжения калибровки с выхода счетчика 16 через второй регистр 14 поступает в основной канал (блоки 3,5,19,9 и 10), где преобразуется в напряжение, и в канал коррекции (ОЗУ 20), где используешься в качестве адреса ячейки, в которую будет записан уточненный код коррекции, Выходы ОЗУ 20 в начале цикла коррекции находятся в третьем состоянии. Источником сигнала для шины данных БВСК 15 является регистр 32 последовательных приближений, который осуществляет цикл старт-стопного преобразования в течение девяти строчных синхроимпульсов, Формируемый в этом регистре код через коммутатор 31 и блоки 21 и 23 поступает на ПКН 25, выходной сигнал которого через аттенюатор 27 (фиг,2;:, усилитель 9, УВХ 10 (фиг,1) поступает на второй информационный вход компаратора 30(фиг,2), на первый вход которого поступает сигнал с выхода ПКН 17, Запись кода в регистр 23 осуществляется выходным сигналом второго преобоазователя 22 уровня,Выходной сигнал компаратора 30 является входным информационным сигналом регистра 32 последовательного приближения, В десятом интервале строчного синхроимпульса производится запись кода с выхода регистра 32 последовательного приближения у ОЗУ 20 по адресу, соответствующему цифровому эквиваленту напряжениякалибровки, Запись осуществляется сигналом с пятого выхода БУ 4, На этом заканчивается цикл формирования кода коррекциив ячейке ОЗУ 20 по выбранному адресу,ОЗУ 20 (фиг,4) работает следующим образом,Для повышения быстродействия цифроаналогового преобразователя ОЗУ 20 выполнено в виде й параллельных каналовпамяти. Младшие Я разрядов (Я=-оцгй) с 1В-разрядного адресного кода ОЗУ 20 поступают на дешифратор 45, стробируемый тактовым сигналом Т 2 (фиг.бб), На выходе,соответствующем входному коду дешифратора 45, формируется инвертированный импульс Т 2, с помощью которого в регистр 42адреса соответствующего канала памяти записывается адрес ячейки блока 43 памяти,соответствующий (К - Я) разрядам входногокода дешифратора 45. Код младших Я раз- Ррядов формируется при расчете цифровогопотока телевизионного сигнала так, что импульс Т с выхода дешифратора 45 поочередно опрашивает все К каналов памяти ОЗУ20, При этом, для Я=2, К=4, цикл считыванияОЗУ 20 может быть выбран в четыое разаменьше цикла считывания ОЗУ с одноканальной организацией,Через четыре цикла считывания импульс Т 2 появляется вновь на описанномвыше выходе дешифратора 45 и фиксируетв регистре 44 данные, выбранные из блока43 памяти по адресу, записанному в началецикла считывания в регистр 42, Через от-,крытые (для этого канала памяти) информационные входы мультиплексора 46выбранные данные поступают на вход - выходы ОЗУ 20,В режиме записи в ОЗУ 20 код с ахсдвыходов ОЗУ поступает через мультиплексор 47 на соответствующий канал памяти(вход-выходы блока 43 памяти) и записывается в ячейку памяти по адресу, хранящемуся в регистре 42 адреса. Выбор режимасчитывания или записи осуществляется сигналом с первого управляющего входа ОЗУ20, поступающего на управляющий входмультиплексора 46 непосредственно, а надемультиплексор 47 - через элемент НЕ 48.Для сокращения объема памяти ОЗУ 20при расчете цифрового потока сигнала производят вычитание Я-разрядного кода из Вразрядного кода, определяющего формутеплоизоляционного сигнала, При этом Яразрядный код Формируется таким образом,чтобы Я младших разрядов Й-разрядного кода последовательно принимали значения0,1М в двоичном коде, обеспечивая такимобразом последовательное обращение к каналам памяти ОЗУ 20, Восстановление аналогоного сигнала производится Формированиеманалогового сигнала из Я-разрядного кода исложением его с соответствующим масштабом с сигналом ПКН 5, Для этого в БВСК 155 (фиг.2) вводятся блок 33 задержки, второйрегистр 24, второй ПКН 26 и второй аттенюатор 28. Сигнал с выхода последнего блокапоступает на второй вход усилителя 9, Блок33 задержки обеспечивает компенсацию за 0 держки ОЗУ 20 и тактируется сигналом Т 1(фиг,ба),Блок 4 управления(фиг.3) формирует необходимые сигналы для регламентации работы цифроаналогового преобразователя в15 целом, На выходе счетного устройства 41 врезультате воздействия на его входы сигналов Т 1 и Т 2 и строчных синхроимпульсовформируется двоичная последовательностькодов, синхронная с сигналом Т 1, длитель.0 ность которой превышаетдлительность сигнала строчного синхроимпульса (ССИ),Первый дешифратор 37 путем дешифрациикодов с выхода счетного устройства 41 сиспользованием сигнала Т 2 формирует на25 своих выходах импульсные сигналы г,д,е,ж,(фиг,4 г-ж). Логическое устройство 36 путемобработки сигналов е,ж, а также сигналовс,к,л,м с выходов второго счетчика 35 и второго дешифратора 38 формирует остальные30 выходные сигналы БУ 4,Логическое устройство 36 реализуетсяпо следующему алгоритму;Вых,1 слд Вых. 5 сюклкВых,2 ся жук сджлл35 Вь 1 х,3 Ь,елм Вых 6 д(еис)с лжи(мгл) снеВых.4 дедс Вых. 7 скодБых,б слцтигде УЯ- символы логических операций ИЛИ и40 И соответственно.Сигнал (фиг.бв) с выхода элемента И -НЕ 39 поступает на тактовый вхсд первого(реверсивного) счетчика 34 импульсов, работающего в режиме вычитания с загрузкой45 кода предустановки с выхода ПЗУ.40, Дляэтого импульс "Заем", возникающий присовпадении нулевого состояния на всех выходах первого счетчика 34 с выходным сигналом элемента И- НЕ 39, подается на вход50 разрешения записи кода предустановки свыхода ПЗУ 40. Последний под воздействием сигналов с первого и второго выходоввторого счетчика 35 импульсов, поступающих на его адресный вход, обеспечивает на55 своих выходах следующие коды: с=1 кодПЗУ(число 8), а при с=О код ПЗУ=1001(число 9), Второй дешифратор 38, стробируемый сигналом КГИ, Формирует на своихвыходах (при с=О) следующие сигналы: м -состояние счетчика 34 соответствует числу 9(одна ТВ строка), л - состояние счетчика 34 соответствует числам 8,.,2,1 (восемь ТВ строк); к - состояние счетчика 34 соответствует числу 0 (одна ТВ строка). Эти сигналы совместно с сигналом с используются для формирования соответствующих сигналов,Положительный аффект в цифроаналоговом преобразователе обеспечивается за счет обеспечения коррекции крутизны преобразования, коррекции погрешности нелинейности характеристик преобразования и смещения, а также за счет выполнения блока ОЗУ 20 многоканальным.Формула изобретения 1, Цифроаналоговый преобразователь с автокалибровкой, содержащий источник опорного напряжения, сумматор, первый и второй преобразователи кода в напряжение, управляющие входы первого из которых подключены к соответствующим выходам мультиплексора, первый и вторые информационные входы которого подключены соответственно к соответствующим выходам формирователя кодов и первого регистра, информационные входы которого являются входной шиной преобразуемого кода, второй регистр, первый и второй управляющие входы которого соединены соответственно с первым и вторым выходами блока управления, третий, четвертый и пятый выходы которого соединены соответственно с первым, вторым и третьим управляющими входами блока выработки сигнала коррекции, первый и второй входы блока управления являются первой и второй входными управляющими шинами, о т л и ч а ю щ и й с я тем, что, с целью повышения точности и быстоодействия преобразователя, в него введены интегратор, первый и второй аттенюаторы, первый и второй коммутаторы, устройство выбсрки и хранения и счетчик импульсов, выходы которого соединены с соответствующими информационными входами второго регистра и с соответствующими входами группы управляющих входов второго преобразователя кода в напряжение, выход которого соединен с первым информационным входом блока выработки сигнала коррекции, вход опорного напряжения объединен с входами опорного напряжения блока выработки сигнала коррекции и первого преобразователя кода в напряжение, с входом первого аттенюатора и подключен к выходу интегратора,вход которого соединен с выходом первого коммутатора, управляющие входы которого подключены к соответствующим выходам первой группы выходов блока управления, а первый и второй информационные входы подключены соответственно к выходу ис 5 10 15 20 25 30 35 точника опорного напряжения и к первому выходу сумматора, первый - четвертый информационные входы которого соединены соответственно с первым и вторым выходами блока выработки сигнала коррекции, с выходом первого аттенюатора и через второй аттенюатор - с выходом первого преобразователя кода в напряжение, управляющий вход сумматора объединен с управляющим входом второго преобразователя кода в напряжение, с четвертым управляющим входом блока выработки сигнала коррекции, с третьим входом блока управления и является третьей входной управляющей шиной, второй выход сумматора соединен с информационным входом устройства выборки и хранения, вторым информационным входом блока выработки сигнала коррекции и первым инфотел.",.по: ным входом второго коммутатора, управляющий вход которого подключен к шестому выходу блока управления, выход является выходной шиной, а второй информационный вход подключен к выходу устройства выборки и хранения, управляющий вход которого подключен к седьмому выходу блока управления, выходы второй группы выходов которого соединены с соответствующими входами группы управляющих входов мультиплексора, управляющий вход которого объединен с четвертым входом блока управления, с пятым управляющим входом блока выработки сигнала коррекции и является четвертой входной управляющей шиной, восьмой и девятый выходы и выходы третьей группы выходов блока управления соединены соответственно к тактовым входом счетчика импульсов, с управляющим входом первого регистра и соответствующими входами группы управляющих входов блока выработки сигнала коррекции, шестой управляющий вход ко-срого объединен с вторым управляющим входом второго регистра, выходы которого Объединены с соответствующими выходами первого регистра и подключены к соответствующим входам группы информационных входов блока выработки сигнала коррекции,2, Преобразователь по п,1, о т л и ч а ю щ и й с я тем, что сумматор выполнен в виде устройства выборки и хранения и усилителя, первый - четвертый входы которого являются соответственно первым четвертым информационными входами сумматора, выход усилителя соединен с информационным входом устройства выборки и хранения и является первым выходом сумматора, выход и управляющий вход устройства выборки и хранения являются соответственновторым входом и управляющим входом сумматора,3. Преобразователь по п.1, о т л и ч а ю щ и й с я тем, что блок выработки сигнала коррекции выполнен в виде постоянного и оперативного запоминающих устройств, первого и второго регистров, первого и второго преобразователей кода в напряжение, первого и второго аттенюаторов, первого и второго преобразователей уровня, блока задержки, коммутатора, регистра последовательного приближения и аналогового компаратора, первый и второй информационные и управляющий входы которого являются соответственно первым и вторым информационными и вторым управляющим входами блока, выход аналогового компаратора соединен с информационным входом регистра последовательного приближения, управляющие входы которого являются группой управляющих входов блока, а выходы через коммутатор объединены с соответствующими выходами постоянного запоминающего устройства, с соответствующими вход-выходами оперативного запоминающего устройства и через первый преобразователь уровня соединены с соответствующими входами первого регистра, управляющий вход которого подключен к выходу второго преобразователя уровня, а выходы соединены с соответствующими управляющими входами первого преобразователя кода в напряжение, вход опорного напряжения которого объединен с одноименным входом второго преобразователя кода в напряжение и является одноименным входом блока, вход второго преобразователя уровня, являющийся пятым управляющим входом блока, объединен с управляющими входами блока задержки и второго регистра, выходы последнего из которых соединены с соответствующими входами второго преобразователя кода в напряжение, а информационные входы подключены к соответствующим выходам блока задержки, информацлонные входы которого объединены с соответствующими адресными входами оперативного запоминающего устройства -и являются соответствующими входами группы информационных входов блока, первый, второй и третий упоавляющие входы оперативного запоминающего устройства являются соответственно первым, третьим и четвертым управляющими входами блока, входы первого и второго аттенюаторов соединены с выходами соответственно первого и второго преобразователей кода в напряжение, а выходы являются соответственно вторым и первым выходами блока, управляющий вход коммутатора является шестым управляющим входом блока,4. Преобразователь по п.1, о т л и ч а ющ и й с я тем, что блок управления выполнен5 в виде логического устройства первого ивторого счетчиков импульсов, первого и второго дешифраторов, постоянного запоми-.нающего устройства, элемента И - НЕ исчетного устройства, первый, второй и тре 10 тий входы которого являются соответственно первым, третьим и четвертым входамиблока, а выходы соединены с соответствующими информационными входами первогодешифратора, управляющий вход которого15 объединен с вторым входом счетного устройства, а первый и второй выходы соединены соответственно с первым и вторымвходами логического устройства, третий,четвертый и пятый входы которого подклю 20 чены соответственно к первому, второму итретьему выходам второго дешифратора,информационные входы которого подключены к выходам соответствующих разрядовпервого счетчика импульсов, а управляю 25 щий вход, являющийся вторым входом блока, объединен с первым входом элемента И- НЕ, второй вход которого объединен спервым входом счетного устройства, а выход соединен с тактовым входом первого30 счетчика импульсов, информационные входы которого подключены к соответствующим выходам постоянного запоминающегоустройства, а выход переполнения соединен со своим входом разрешения записи и35 с тактовым входом второго счетчика импульсов, первый выход которого, являющийсявосьмым выходом блока, соединен с первым входом постоянного запоминающегоустройства, второй выход второго счетчика40 импульсов, являющийся первым выходомблока, соединен с вторым входом постоянного запоминающего устройства и с шестымвходом логического устройства, выходы спероо по осьмой котороо являются соот 45 ветственно вторым, пятым, третьей группой, шестым, первой руппой, второйгруппой, третьим и четвертым выходамиблока, седьмой вход логического устройства, являющийся девятым выходом блока,50 подключен к третьему выходу первого дешифратора, четвертый выход которого является седьмым выходом блока,5. Преобразователь по п,1, о т л и ч а ющ и й с я тем, что мультиплексор выполнен55 в виде регистра сдвига и первого и второгорегистров, информационные входы последних являются соответственно первыми ивторыми информационными входами мультиплексора, выходы первого регистра обьединены соответствующими выходами1683176 13 ТаблицаВыколи БУ 4 Назначение Конмутатор 2 заблокирапп. Интегратор 6 хранитточное значение опорного напрчхсн.я дли Х 1-п группа Мультиплексор 3 транслирует лрсобрачуам 1 ой кол 2-я группа 3-я Группа Регистр 32 последовательного прнблиленнл БЗГК 15остановлен Первый Второй Осуществляется злннсь и регистр 4 Регистр 14 атхлючсн от вхалан блоков 315, коммутатор 31, БНСК 15 в разомкнутом состоянии ОЗУ 20 подключено к иннс данныхКомпаратор 30 БВСК 15 забгакнрованОЗУ 20 находится в рехиме считыпання нпбормлиииКоммутатор 12 транслирует сигнал с выхода УВХ 1 ОУВХ 3 разомкнут па выходуНв вход счетчика 16 поступают тактовые импульсыВыход регистра 2 подключен х блекни 3 и 15 ТретийЧетвертыйПятый1;естой Седьмой Восьмой Девятый Т а б и н и а 21Назначение Выходы БУ 4 Коммутатор 4 Зправляется поочередно па ннбормлпноннын входам 1-я группа мультиплексор 3 подхлючен к выходу Оарниранателя2"я группа 3-я группа Регистр 32 последовательных приблккений БВСК15 остановлен Запись кода в регистр 4 не осуыестпляетсп Первый Второй Выходы регистре 14 отключены ат входов блоков 3 и 15, Коииутатор,31 БВСК 15 в разомкгб тои состоя- нии ОЗУ 20 отключено от инны данныхКонпврвтор 30 БВСК 5 заблокированОЗУ 20 находится в ревнме считываннняКоммутатор 12 транслирует сигнал с выхода УВХ 13УВХ 13 хранит сигнал сннхраичаульсаНв вход счетчика 16 поступают тактовые импульсы ТретийЧетвертыйПятый Шестой Седьмой Восьмой Девятый Выходы регистре 2 отключены от вхолап блоков3 н 15 второго регистра и соединены с соответствующими информационными входами регистра сдвига, управляющий вход которого объединен с первыми управляющими входами первого и второго регистров и является управляющим входом мультиплексора, вторые управляющие входы первого и второго регистров являются соответственно первым и вторым управляющими входами группы управляющих входов мультиплексора,6. Преобразователь по пп,1 и 3, о т л и ч а ю щ и й с я тем, что оперативное запоминающее устройство выполнено в виде й каналов памяти, каждый из которых состоит из последовательно соединенных регистра адреса, блока памяти и регистра, а также дешифратора, мультиплексора, демультиплексора и элемента НЕ, выход которого соединен с управляющим входом демультиплексора, а вход, являющийся первым управляющим входом оперативного запоминающего устройства, объединен с управляющим входом мультиплексора, выходы которого соединены с соответствующими информационными входами демультиплексора и являются вход-выходами оперативного запоминающего устройства, адресные входы мульти.5 плексора объединены с соответствующимиадресными входами демультиплексора, дешифратора, М регистров адреса и являются адресными входами оперативного запоминающего устройства, выходы й групп выхо дов демультиплексора соединены с. соответствующими вход-выходами соответствующих блоков памяти, управляющий вход 1-го блока памяти объединен с управляющими входами остальных блоков памяти и 15 является вторым управляющим входом оперативного запоминающего устройства, управляющий вход 1-го регистра объединен с управляющим входом 1-го регистра адреса и подключен к 1-му выходу дешифратора, уп равляющий вход которого является третьимуправляющим входом оперативного запоминающего устройства, выходы 1-го регистра объединены с соответствующими входами 1-х входов мультиплексора.1683176 Таблица 3г Выходы БУ 4 Назначение 1-я группа 2-я группа 3-я группа Первый Второй Третий Четвертый Пятый Гр, цар Ьоооо.2 РЦпп Родо 8 ЙОд ШестойСедьмойВосьМойДевятый Коммутатор 7 заблокирован по обоим входам Иультиппексор 3 подключен к выходу регистра 14Регистр 32 БВСК 15 работает в режиме стартстопного преобразования Осуществляется зались кода счетчика 16 в регистр 14 Выходы регистра 14 подключены к входам блоков 3 и15. Коммутатор 31 БВСК 15 в замкнутом состоянии ОЗУ 20 отключено от шины данныхКомпаратор 30 БВСК 15 в рабочем состоянии ОЗУ 20 в режиме "Считывание" с переходом в режим Запись Коммутатор 12 транслирует сигнал с выхода УВХ 13УВХ 13 в режиме хранения уровня синхроимпульсаНа вход счетчика 16 поступают тактовые импульсыРегистр 2 отключен от входов блоков 3 и 15