Устройство для сопряжения эвм с датчиками

.(51) Р 13 2 САНИЕ ИЗОБРЕТЕНИЯ ЛЬСТВ АВТОРСКОМУ Сви-выв-. оцифр- ектроМ е относится к вычи ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРпО делАм изОБРетений и ОткРытии(57) Изобретени 88.8)свидетельство С0 06 Р 13/10, 1Устройства вводинформации длярубежная радиоэл3, с. 23-24.ДЛЯ СОПРЯЖЕНИЯ тельной технике и .может быть использовано в информационно-измерительныхвычислительных комплексах для подключения аналоговых датчиков к вычисли-.тельной машине. Целью изобретенияявляется повышение быстродействия.Устройство содержит коммутатор каналов, усилитель, буферный регистр,аналого-цифровой преобразователь, блокпамяти, блок управления выборкой, блокввода, блок прямого доступа в память,блок канальных приемопередатчиков,пять регистров, цифроаналоговый преобразователь, дешифратор адреса, блокуправления и синхронизации, блок прерывания. 4 з.п, ф-лы, 9 ил.дрес Т 306Ю 2 КРЕГ РССЯ ЯППИ УВОД 1 ЮР 7 Р 5фЯ КРЕЯ Р,РЕГ4 ф РССУЛ РЕГдУ ЮОЧИ ХТПДН 36 сни дрес дцнн1427375 Ч Составитель С.Пестмаледактор О.Спесивых Техред Л. Сердюкова Корректо 4 Подписно Производственно-полиграфическое, предприятие, г. Ужгород,л Проектная Р 5 ГЗ 9 Заказ 4853/45 В 11 ИИПИ Го по дел 113035, Москударственного комитета СССРм изобретений и открытийа, Ж, Раушская наб., д, 4/Изобретение относится к вычислительной технике и может быть использовано в инФормационно-измерительныхвычислительных комплексах для подклю 5чения аналоговых датчиков в вычислительной машине.Цель изобретения - повьппение быстродействия.На фиг. 1 представлена блок"схемаустройства для сопряжения ЭВМ с датчиками; на фиг, 2 - схема блока прямого доступа в память; на фиг. 3 -схема блока прерывания; на Фиг. 4схема блока ввода; на фиг. 5 " схемаблока управления выборкой; на фиг, 7,6, 8, 9 -временные диаграммы работыблока прямого доступа в память, блока прерывания, блока ввода, блокауправления выборкой соответственно. 2 ОУстройство для сопряжения ЭВМ сдатчиками содержит (фиг.1) коммутатор 1 каналов, усилитель 2,. буферныйрегистр 3, блок 4 управления выборкой,аналого-циФровой преобразователь 25(АЦП) 5, блок б памяти, блок 7 прерывания, блок 8 ввода, дешифратор 9адреса, блок 10 канальных приемопередатчиков, регистры 11-14, цифроаналоговый преобразователь (ЦАП) 15, ре Огистр 16, блок 17 прямого доступа впамять, блок 18 управления и синхронизации, магистраль 19 ЭВМ, входы ивыходы (шины) 20-44 узлов и блоковустройства,Бл:ок 17 прямого доступа в памятьсодержит (фиг,2) канальный приемник45, триггер 46, триггер 47, сдвиговый регистр 48, триггеры 49 - 52,канальные передатчики 53, 54, элемен Оты И 55 - 59, элементы И-НЕ 60, 61,элементы ИЛИ 62, 63,Блок 7 прерывания содержит (Фиг.З)канальньп приемник 64, триггеры 65и 66, канальный передатчик 67, элементы И-НЕ 68,.69, элемент ИЛИ 70.Блок 8 ввода содержит (фиг.4) генератор 71 тактовых импульсов, триггер 72, элемент И-ИПИ 73, счетчик 74.Блок 4 управления выборкой содержит (фиг,5) триггер 75, мультивибраторы 76,77, элемент И-НЕ 8,Блок 18 управления,и синхронизатди может быть реализован наосновепрограммируемой логической матрицыили на элементах И-НЕ в соответствии55с приводимьки ниже Формулами. Навход блока 18 поступают 8 групп шин -39, 29, 30, 3, 34, 35, 25, 27, выходные сигналы образуют шины управления 33, 31, 38,По шине 29 передается сигнал Х -разряд регистра 16 направление обмена. По шине 30 передается сигналХ - сигнал из блока 17 о считыванииинформации из блока. По шине 32 передаются сигналы Х - сигнал из блока17, сигналиэирующий о выдаче адреса;Х 4 - сигнал с триггера 51; Х - сигнал с выхода триггера 52. По шине39 передается сигнал Хр - сигнал"Регенерация" с управляющего выходаЭВМ. По шинам 34, 35, 25, 27 передаются сигналы Хб - сигнал считываниярегистра 16 из дешифратора, шина 27;Х, - сигнал считывания регистра 14 издешифратора, шина 25; Х 8 - сигналсчитывания регистра 12 из дешифратора 9, шина 34; Хз - сигнал считываниярегистра 13 из дешифратора 9, шина35.Выходные сигналы блока 18. По шинам 31 передаются сигналы У - управления элементом И-НЕ 60; У - управления элементом И-НЕ 61. По магистрали 33 передаются сигналы У,У - управление считыванием регистров 12,13 соответственно; У., У - управление считыванием и записью регистра11 соответственно, По шине 38 передается сигнал У - управления блоком10 на передачу.Причем входные и выходные сигналы связаны следующими соотношениями;У - Хз / Х Х 5,У = Хь Ч Х Х,У = Х ХХ l Х ХХ,У - ХХХр Н Х Х Х 4 Х"хХ;Ук = Х Х- Х,;Уб - Х ф Х Х,1 рУ Х ЧХ 4 Х 6 МХ Ч Х ЧХЧХихХя У Х Х М Х,ХдХрУстройство работает следующим образом.Аналоговые сигналы с выходов датчиков поступают на аналоговые входы коммутатора 1, на управляющие входы которого поступают коды с выхода счетчи-ка 74, подключая к входу усилителя2 соответствующий вход коммутатора 1.В усилителе 2 аналоговый сигнал норми-,руется до заданного уровня и подаетсяна вход буферного регистра 3. Блокпри наличии разрешающего сигнала свыхода блока 8 ввода по переднемуфронту синхросигнала ., вырабатывает14одиночный тактовый импульс для буферного регистра 3 (см. фиг.9), Выбранный сигнал с выхода буферного регист.ра 3 поступает на аналоговый входАЦП 5, запуск которого производитсясигналом запуска блока 4, вырабатываемым по заднему фронту тактового.сигнала управления выборкой (см.фиг. 9). По окончании преобразованиясигнала АЦП 5 выдает сигнал "Конецпреобразования", поступающий на входтриггера 75 блока 4 и сбрасывающийсигнал запуска АЦП, а также на входзаписи блока 6, осуществляя записьинформации с выхода АЦП 5 в блок 6по адресу, определяемому значениемсчетчика 74. Таким образом.в периодахТ между регенерацией памяти в блок6 записывается информация с выходовдатчиков. Максимальное количестводатчиков, подключаемое к устройству,определяется и-количеством строк,по которым ведется регенерация памяти,Каждый Т секунд генератор 71 вырабатывает сигнал "Разрешение регенерации" в центральный процессор (ЦП)ЭВМ. В ответ ЦП выдает управляющийсигнал "Регенерацияч и канальный сигнал "К РЕГ Н". По совпадению канального сигнала "К РЕГ Н" и заднегофронта канального сигнала "К СИА Н"устанавливается в "1" триггер 46 и вмагистраль 19 вырабатывается сигналтребования прямого доступа ("К ТПД Н")В ответ на этот сигнал ЭВМ устанавливает на магистрали сигнал("К,ППД Н"), который через канальныйприемник 45 сбрасывает триггер 46 иустанавливает триггер 47. Таким образом происходит захват магистралиЭВМ. По сигналу с нулевого выходатриггера 47 уровень подается навход элемента И 55, запрещая прохождение сигнала "К СИА Н" на входтриггера 46 во. время режима прямогодоступа в память, По совпадению сигнала с единичного выхода триггера .47 и тактового сигнала магистралиразрешается работа сдвиговоготактрегистра 48.По переднему фронту сигнала, поступающего с элемента И 56, в первыйразряд регистра 48 записывается "1"(в остальные разряды "ф"), котораяустанавливает в "1" триггер 49, выход которого по совпадению с процессорным сигналом "Регенерация" под-7375 24ключает канальный передатчик 54 на -передачу, осуществляя передачу адреса по магистрали 19 в ЭВМ, Далее всоответствии с тактовой частотойпроизводится сдвиг "1" в регистре 48 от Д 1 до Д 7 и установка исброс триггеров 49-52. После записии устанавливается триггер 50,который вырабатывает сигнал синхронизации адреса в магистраль 19 ЭВМ.Запись ."1" в ДЗ сбрасывает втриггер 49 и вырабатывает по совпадению с процессорным сигналом "РегенеФрация" сигналы изменения содержимогоадреса для регистра 14 и изменения содержимого счетчика для счетчика 74 и считывания информации изблока б памяти. По этому сигналу натрех стабильной внутренней шине 22появятся данные иэ блока 6, а блок18 выработает сигнал подключенияна передачу блока 10. Запись "1" в 25 Д 4 установит в "1" триггер 51, который вырабатывает сигнал "Вывод", поступающий по шине 32 в блок 18 и навходы элементов И-НЕ 60, 61, На передачу в режиме "Регенерация" блок 18на шине 31 выработает сигнал подключения только элемента И-НЕ 61, формируя в магистрали ЭВМ канальныйсигнал "К ВЬБОД Н". Запись "1" в Д 5сбрасывает триггер 51. Запись "1" вДб сбросит триггер 50 и по совпадению с сигналом Регенерация сбрасы 11 11вает триггер 47, заканчивая циклобмена словом данных (см. фиг.б).Остальные ислов передаются на ЭВМ.таким же образом. По окончании режима регенерации блок 7 вырабатываетв ЭВМ сигнал требования прерывания.В ответ ЦП ЭВМ вырабатывает сигнал"К Представление прерывания 1", ко торый через канальный приемник 64 45поступает на вход элемента И-НЕ 19,нвызывая вырабатывание сигналов Синхронизация пассивного", выдачу адреса-вектора в магистраль ЭВМ и сбростриггера 65. Нулевой выход триггера 5065 устанавливается в 1 , снимая11 1сигнал "ТПР " в магистрали 1 9 ЭВМ ивырабатывая сигнал "Предоставлениепрерывания 1 о по совпадению с сиг налом "ППР 1", и запрещает распростраиение этого сигнала другим устройст-,вом. ЭВМ снимает сигнал "ППРустройство снимает сигналы "К СИП Н",адрес вектора и "ППР ", завершая, в Д 5 регистра 48 сбросит триггер 51,Запись ".1" в Д 6 регистра 48 сброситтриггер 50 и установит в "1" триггер 552, выход которого по шине 32 поступит на вход блока 18, Запись "1" в Д 7регистра 48 позволяет закольцевать продвижение "1" в регистре путем подключения выхода Д 7 на управляющийвход сдвигового регистра 48, т.е. "1" через один тактовый цикл Гтрк.ст сновапоявится на выходе Д 1 и т,д. Блок 18выдает управляющие сигналы считывания/записи регистра 11, считывания регистров 12, 13, подключения блока 10 наприем/передачу, подключения элементов И-НЕ 60, 61 на передачу в зависимости от управляющих сигналов, формируемых блоком 17 и регистром 16.Таким образом осуществляется обмен информацией между ЭВМ и ВУ в режиме прямого доступа в память, Триггер 47 будет сброшен в случае, еслирегистр 14 вырабатывает сигнал равенства или придет сигнал "Разрешение регенерации" от блока 8, которыйсбросит разряд регистра 16. Обменинформацией между ЭВМ и ВУ приостановится на время регенерации памяти. Повторный запуск обмена информацией может быть осуществлен путем програмной записи разряда регистра 16,После установления на выходе регистра 14 сигнала равенства блок 7 вырабатывает сигнал требования прерывания в ЭВМ. Далее производится стандартный цикл обмена сигналами междуЭВМ и устройством (см, фиг. 7).Для проверки устройства ЭВМ зано О сит в регистр 16 разряд тестирования,выход которого соединен с дополнительным управляющим входом коммутатора 1.Таким образом, к входу. устройстваподключается выход программно-доступ ного ЦАП 15. Задавая коды в ЦАП 15,ЭВМ проверяет данные, переданные .из АЦП 5 в ячейки памяти в режиме регенерации,изобретения 1. Устройство для сопряжения ЭВМс датчиками, содержащее коммутаторканалов, усилитель, буферный регистр,55 аналого-цифрЬвой преобразователь,блок управления выборкой, блок ввода, блок прямого доступа в память,три регистра, блок канальных приемо- передатчиков, причем группа информа- . 142цикл прерывания (см. фиг, 7). ЭВМ переходит на подпрограмму обслуживанияпрерыванияи обрабатывает данные,введенные ранее в режиме регенерации.В периодах между циклами регенерации памяти устройство может осуществлять управление передачей данныхмежду ЭВМ и другим внешним устройством в режиме прямого доступа в память. Для этого перед началом обменаЭВМ задает в регистр 12 начальный адрес оперативной памяти ЭВМ, в регистр13 начальный адрес буферной памятивнешнего устройства, в регистр 14 количество передаваемых слов. Затем врегистр 16 записывает информацию обустанавливании направления обменаинформацией между ЭВМ и ВУ, причемесли разряд направления обмена равен"1", то установлен режим "Вывод" дляЭВМ, Далее ЭВМ через регистр 16 запускает блок 17. В этом режиме блок17 работает следующим образом.После записи в регистр 16, выход 25которого. шиной 42 соединен с входомзапуска режима прямого доступа блока 17, выход триггера 46 установитсяв "1" и в магистраль 19 ЭВМ вырабатывается сигнал требования прямого до Оступа "К ТПД Н". В ответ ЭВМ выставит сигнал "К ППД Н", который сброситтриггер 46 и установит триггер 47,.единичный уровень с выхода которогопозволит проходить тактовой частотеГ.шд на синхровход регистра 48, в котором начнет сдвигаться "1", При записи "1" в Д 1 установится триггер 49,выход которого подключен через шину32 к входу блока 18. По этому сигналу блок 18 вырабатывает сигнал управ=ления считыванием регистра 12 или 1.3в зависю 1 ости от того, установлен илинет триггер 52, .а также сигнал управления включением блока 10 на передачу. Запись "1" в Д 2 регистра 48 устанавливает триггер 50 в "1", вырабатывая в магистраль сигнал "К СИА Н".Запись "1" в ДЗ регистра 48 сбрасывает триггер 49 и вырабатывает сигнал 0 Ф о р м у л аизменения адреса для регистров 12,13 и 14, Запись "1" в Д 4 регистра 48устанавливает триггер 51 в "1", выходкоторого шиной 32 соединен с, входомблока 18, который вырабатывает поэтому сигналу управляющий сигнал дляэлемента И-НЕ 60, .формируя сигнал"К ВВОД" в магистраль 19 ЭВМ и сигнал записи регистра 11. Запись "1"ционных входов коммутатора каналов образует группу входов устройства для подключения к группе информационных выходов датчиков, группа входов-выходов логического условия бло 5 ка прямого доступа в память образует группу входов-выходов устройства для подключения к группе управляющих и адресных входов-выходов ЭВМ, первая группа информационных входов-выходов блока канальных приемопередатчиков образует группу входов-выходов устройства для подключения к группе ,информационных входов-выходов ЭВМ, 15. выход разрешения регенерации памяти блока ввода соединен с первым входом логического условия блока прямого доступа в память, с разрешающими вхо дами блока управления выборкой и ком О мутатора каналов, с установочным входом первого регистра и является выходом устройства для подключения к входу разрешения регенерации памяти ЭВМ, при этом информационный выход комму татора каналов соединен с информационным входом усилителя, информационный выход которого соединен с информационным входом буферного регистра, информационный выход которого соеди- ЗО нен с информационным входом аналогоцифрового преобразователя, группа информационных выходов которого соединена с группой информационных входов блока памяти, группа адресных входов которого соединена с группой информационных входов блока прямого доступа в память, с группой управляющих входов коммутатора каналов и с группой адресных выходов блока вывода, тактовый выход которого соединен с синхровходом блока управления выборкой, счетный вход блока ввода соединен с первым тактовым выходом блока прямого доступа в память, выход считывания которого соединен с входом считывания блока памяти, вход записи которого соединен с установочным входом блока управления выборкой и с выходом готовности аналого-цифрового преобразователя, вход запуска которого соединен с выходом запуска блока управления выборкой, тактовый выход которого соединен с входом записи буферного регистра, группа выходов блока памяти соединена с второй группой информационных входов-выходов блока канальных приемопередатчиков, с группами информационных входоввыходов первого, второго, третьего- регистров, первый информационный выход первого регистра соединен с вторым входом логического условия блока прямого доступа. в память, второй тактовый выход которого соединен с синхровходами второго и третьего регистров, второй информационный выход первого регистра соединен с управляющим входом коммутатора каналов, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены дешифратор адреса, два регистра, цифроаналоговый преобразо-.Жрватель, блок управления и синхронизации, блок прерывания, причем первый вход логического условия блока управления и синхронизации, группа входов логического условия блока ввода,третий вход логического условия блока прямого доступа в память образуют группу выходов устройства для подключения к группе входов управления запуском регенерации памяти ЭВМ, группа входов-выходов логического условия блока прерывания образует группу входов-выходов устройства для подключения к группе управляющих входов-выходов ЭВМ, при этом группа информационных выходов блока памяти соединена с группой информационных входов дешифратора адреса, с группой информационных входов цифроаналогового преобразователя, с группами информационных входов-выходов четвертого и пятбго регистров, синхровход четвертого регистра соединен с вторым тактовым выходом блока прямого доступа в память, группы выходов и входов логического условия которого соединены соответственно с группой входов логи-, ческого условия и с первой группой выходов блока управления и синхронизации, вторая группа выходов которого соединена с первыми входами считывания-записи второго и .третьего регистров и с входом считывания-записи пятого регистра, информационный вы-. ход четвертого регистра соединен с четвертым входом логического условия блока прямого доступа в память и с тактовым входом блока прерывания, выход считывания блока прямого доступа в память соединен с вторым входом логического условия блока управления и синхронизации, выход которого соединен с управляющим входом блока . канальных приемопередатчиков первыйвыход дешифратора адреса соединен спервым, вторым, третьим входами считывания первого регистра и с третьимвходом логического условия блокауправления и синхронизации, четвертый вход логического условия которого соединен с входом считывания четвертого регистра и с вторым выходомдешифратора адреса, третий выход которого соединен с вторым входом записи-считывания второго регистра и спятым входом логического условияблока управления и синхронизации,шестой вход логического условия которого, соединен с вторым входом записисчитывания третьего регистра и счетвертым выходом дешифратора адреса,пятый выход которого соединен с входом запуска цифроаналогового преобразователя, информационный выход которого соединен с информационным входом коммутатора каналов и являетсявыходом устройства для подключенияк информационным входам датчиков,третий информационный выход первогорегистра соединен с седьмым входомлогического условия блока управленияи синхронизации,2, Устройство по п.1 о т л ич а ю щ е е с я тем, что блок прямото доступа в память содержит сдвиговый регистр два канальных передатчика, шесть триггеров, канальныйприемник, пять элементов И, два элемента ИЛИ, два элемента И-НЕ, причемпервые входы первого и второго элементов И, первый, второй информационные входы канального приемника,группа информационных выходов первого канального Передатчика, первый,второй, третий информационные выходывторого канального передатчика, выходы первого, второго элементов И-НЕобразуют группу входов-выходов логического условия блока, первые входыпервого и второго элементов ИЛИ являются соответственно первым и вторымвходами логического условия блока,второй вход первого элемента ИЛИсоединен с разрешающим входом первого триггера, с первым разрешающимвходом первого канального передатчика, с первыми входами третьего,четвертого элементов И и является тре-.тьим входом логического условия блока, третий, вход первого элемента ИЛИявляется четвертым входом логического условия блока, выход третьего эле 10 0 ный выход которого соединен с вторым информационным входом второго каналь 15 20 25 30 35 45 50 55 мента И является первым тактовым выходом блока, первый выход сдвиговогорегистра соединен с нулевым входом второго триггера, с вторым входомтретьего элемента И и является вторым тактовым входом блока, единичный выход второго триггера, соединенный с вторым разрешающим входом первого канального передатчика, единичный выход первого триггера и единичный выход третьего триггера, соединенныйс первыми входами и первого и второго элементов И-НЕ, образуют группувыходов логического условия блока,вторые входы первого и второго элементов И-НЕ образуют группу входовлогического условия блока, группа информационных входов первого канального передатчика образует группу информационных входов блока, выход четвертого элемента И является выходомсчитывания блока, при этом в блокепрямого доступа в память первый информационный вход второго канальногопередатчика соединен с единичньывыходом четвертого триггера, синхровход которого соединен с выходом первого элемента И, второй вход которого соединен с нулевым выходом пятого триггера, синхровход которого соединен с первым информационным выходом канального приемника, второйинформационный выход которого.соединен с вторым входом второго элементаИЛИ, выход которого соединен с информационным входом четвертого триггера,нулевой вход которого соединен ссинхровходом пятого. триггера, единичного передатчика и с вторым входом второго элемента И, выход которого соединен с синхровходом сдвигового регистра, второй выход которого соединен с нулевым входом шестого триггера, с первым входом пятого элемента И и со счетным входом первого триггера, нулевой выход которого соединен с вторым входом пятого элемента И, третий вход и выход которого соединены соответственно с выходом первого элемента ИЛИ и с нулевым входомпятого триггера, информационный входкоторого подключен к шине единичногопотенциала устройства, второй вход.четвертого элемента И соединен с нулевым выходом второго триггера, единичный вход которого соединен с тре14273 тьим выходом сдвигового регистра,четвертый выход которого соединен сединичным входом третьего триггера,нулевой вход которого соединен с пятым выходом сдвигового регистра, шес 5той выход которого соединен с управляющим входом сдвигового регистра, .седьмой выход которого соединен сединичным входом шестого триггера,единичный выход которого соединен стретьим информационным входом второго канального передатчика.3. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что блок вводасодержит генератор тактовых импульсов, триггер, счетчик, элемент И-ИЛИ,причем первый и второй входы элементаИ-ИЛИ образуют группу входов логического условия блока, третий входэлемента И-ИЛИ является счетным входом блока, группа выходов счетчикаобразует группу адресных выходов. блока, нулевой выход триггера соединен с установочным входом счетчика 25и является выходом разрешения регенерации памяти, первый синхровыход генератора тактовых импульсов соединенс четвертым входом элемента И-ИЛИи является тактовым выходом блока, ЗОпри этом в блоке ввода второй синхровыход генераторатактовых импульсовсоединен с синхровходом триггера,единичный выход которого соединен спятым входом элемента И-ИЛИ, выходкоторого соединен со счетным входомсчетчика, выход переполнения соединен с нулевым входом триггера, информационный вход которого подключенк шине единичного потенциала устройства,4. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что блок прерывания содержит канальный приемник,канальный передатчик, два триггера,элемент ИЛИ, два элемента И-НЕ, причем первый, второй, третий информационные входы канального приемника,аервый, второй, третий, четвертыйинформационные выходы канального 50 7512передатчика образуют группу входов-выходов логического условия блока,первый вход элемента ИЛИ являетсятактовым входом блока, при этом вблоке прерывания первый информационный выход канального приемника соединен с вторым входом элемента ИЛИ,выход которого соединен с синхровходом первого триггера, нулевой выходкоторого соединен с информационнымвходом второго триггера, единичныйвыход которого соединен с первым входом первого элемента И-НЕ и с первыминформационным входом канального передатчика, второй информационный входкоторого соединен с выходом первогоэлемента И-НЕ, второй вход которогосоединен с первым входом второгоэлемента И-НЕ и с вторым информацион"ным выходом канального приемника,третий информационный выход которогосоединен с синхровходом второго триггера, нулевой выход которого соединен с вторым входом второго элементаИ-НЕ, выход которого соединен с третьим, четвертым информационными входами канального передатчика и с нулевым входом первого триггера, информационный вход которого подключен кшине единичного потенциала устройства,5, Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управлениявыборкой содержит два мультивибратора, триггер, элемент И-НЕ, причемпервый и второй входц элемента И-НЕявляются сэответственно синхровходоми разрещающим входом блока, нулевойвход триггера является установочнымвходом блока, единичный выход триггера является выходом запуска блока, выход первого мультивибратора соединенс входом запуска второго мультивибратора и является тактовым выходом бло"ка, при этом в блоке управления выборкой выход второго мультивибраторасоединен с единичным входом триггера,выход элемента И-НЕ соединен с входом запуска первого мультивибратора.