Устройство для сопряжения процессоров в однородной вычислительной системе

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 940 А 1 119) 111) 1) 4 С 0 6 Р 1 5 / 1 6 ОПИСАНИЕ ИЗОБРЕТЕНИЯ А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ В ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ(57) Изобретение относится к вычислительной технике и может быть использовано для обьединения нескольких процессоров в однородную вычислительную систему или структуру с общей шиной, Цель изобретения - повышение производительности устройства и расширение класса решаемых задач достигается за счет введения вустройство сопряжения блока и анализа условий, что позволяет в системес общей шиной одновременно выделитьнесколько подсистем, решающих наборне связанных между собой задач, приэтом исключаются потери времени, связанные с простоями процессоров, невошедшими в выделенную подсистему.Используется набор системных операций: настройка, частичная синхронизация, захват магистрали системы,обмен и общая синхронизация, Операция настройки состоит в подключенииустройства для сопряжения процессо"ров через блок коммутации к общейшине системы и выделений подсистемы,путем ограничения начала и конца подсистемы. В процессоре выполненияподсистемами параллельных программпроцессоры обмениваются информацией.Данное устройство позволяет осуществлять трансляционный обмен внутриподсистем через единую магистральсистемы. При этом необходимо выполнить операцию синхронизации внутриподсистемы и операцию захвата системной магистрали. Если магистраль свободна, она представляется только тому процессору, в устройстве для сопряжения которого совпадают в данный момент сигнал требования магистрали и "единица в триггере сдвигового регистра, Другие процессоры ждут,пока магистраль не освободится и будет предоставлена ближайшему из последующих в цепочке процессоров. Операция общей синхронизации состоит втом, что один из процессоров подсистемы вызывает прерывание всех процессоров подсистемы, после чего процессоры переходят на новую ветвь параллельных вычислений. 6 ил.1273940 и Составитель В.Сыч Техред Л.Сердюков Редактор С.Лисин орректор Г.Ре аказ 6478/ ное ССР Н 4 113035 изводственно-полиграфическое предприятие, г, Ужгород Тираж 671ПИ Государственного делам изобретений и Москва, Ж, Раушс Подпи омитета открытий ая наб., 1273940Изобретение относится к вычислительной технике и может быть исФ Пользовано для объединения процессоров в однородную вычислительную систему или структуру с общей шинойЦель изобретения - расширение класса решаемых задач за счет обеспечения одновременного функционирования нескольких подсистем процессоров, решающих по параллельным программам несвязанные задачи.На фиг1 представлена структура объединения процессоров в систему или структуру на фиг. 2 - блок-схема предлагаемого устройства; на фиг. 3 - структурная схема блока коммутации, на фиг. 4 - структурная схема блока захвата канала системы на фиг, 5 - структурная схема блока настройки; на фиг. 6 - структурная схема блока передачи.Однородная вычислительная система (структура) состоит из процессоров 1, которые через устройство 2 для сопряжения подключены к некоммутируемым шинам системной магистрали 3 с помощью информационного входа- выхода 4 магистрали системы, входа- выхода 5 управления магистралью системы и шины 6, кольцевого канала, полученного путем соединения соответствующих входов-выходов 712 импульса опроса, признака частичной синхронизации и признака общей синхронизации. В предлагаемой системе обеспечивается разбивка на подсистемы с обменом информацией по некоммутируемым шинам системной магистрали 3 и аппаратной реализацией признака частич-. ной синхронизации по кольцевому каналу в процессе вычисления по параллельным программам внутри подсистемы,Устройство для сопряжения процессоров.в однородной вычислительной системе содержит (фиг, 2) информационный вход-выход 4 состояний магистрали устройства, вход-выход 5 управляющий системой магистрали устройства, информационный вход-выход 6 процессора устройства, вход 7 импульса опроса, выход 8 импульса опроса, вход 9 признака частичной синхронизации выход 10 признака частич ной синхронизации, вход 11 признака общей синхронизации, выход 12 признака общей синхронизации устройст 1 О 5 20 25 30 35 40 45 50 55 ва, блок 13 коммутации, блок 14 настройки, дешиФратор 15 адреса регистра, триггеры 16 предоставления магистрали, признака занятости магистрали и запроса магистрали, блок 17передачи, регистр.18 состояния, блок19 прерывания, триггер 20 индивидуальной синхронизации, блок 21 анализа условий, содержащий первый-шестой элементы И 22-27 и первый,второй элемент ИЛИ 28 и 29, второй информационный выход 30 блока коммутации, первый информационный выход 31 блока коммутации, первый управляющий вход 32 блока коммутации, первый информационный вход 33 блока коммутации второй управляющий вход 34 блока коммутации, третий управляющий вхоД 35 блока коммутации, первый информационный вход 36 блока настройки,второй информационный вход 37 блоканастройки, второй стробирующий вход38 блока настройки, первый выход 39блока настройки, первый стробирующийвход 40 блока настройки, второй вход 41 блока настройки, первый информационный вход 42 дешифратора адреса регистра, второй 43, первый 44, пятый 45, шестой 46, четвертый 47, третий 48 выходы дешифратора адреса регистра, вход 49 разрешения триггера предоставления магистрали, инфор- мационный вход 50 триггера запроса магистрали, выход 51 триггера предоставления магистрали, вход 52 синхронизации триггера запроса магист -рали, информационный вход 53, регистрданных, первый 54, второй 55 входы первого и второго элеменрта ИЛИ,информационный вход 56 регистра данных, выход 57 первого и второго элемента ИЛИ, информационные входы 58-63 регистра состояния, выход 64 регистра состояния, выход 65 соединения с левым процессором, вход 66 начала подсистемы, вход 67 конца подсистемы, вход 68 соединения с правым процессором - входы блока анализа условий, Блок коммутации может быть выполнен в виде (фиг. 3) элементов И-НЕ 69-73, элемента ИЛИ 74, элементов ИЛИ-НЕ 75-78, элементов И 79, 80,элементов ИЛИ-НЕ 81, Триггеры могут быть выполнены в виде (фиг, 4) триггера 82 предоставления магистрали, триггера 83 запроса магистрали, триггера 84 признака занятости магистрали, Блок настройки может быть выполнен (фиг. 5) в виде регистраД 4 ( входы 66, 6 словий) содержа ом. Разряды ДЗлока 21 анализ конца подсистемы к, например, виз десяти процесо три подсистемы: ервая подсистема, ая подсистема," 7- тья подсистема признаки начала и соответственно. Т системе, состояше соров, организова 1-5 процессоры - 6 процессор - вто 10 процессор - трСодержимое упр гистров настройки приведено в табли яющих слоев реоков сопряжения с м 0 85, двух групп 86 и 87 элементов И,дешифратора 88 физического адресаустройства. Блок передачи может бытьвыполнен: в виде (фиг, 6) элементовИЛИ 89-91 и регистра 92. В однородной вычислительной системе (структуре) с общей шиной, построенной сиспользованием устройства для сопряжения, используется следующий наборсистемных операций: настройка, ча- Остичная синхронизация, захват магистрали системы обмена и общая синхро.низация,В разряд ДО заносится информация,которая управляет подключением устройства 2 для сопряжения (фиг, 1) к обшей шине 3 системы (первый управляющий вход 32 блока 13 коммутации фиг2). Разряды Д 1, Д 2 содержат код соединительной функции (входы 68 и 65 блока 21 анализа условий), с помощью которой задается коммутация входов 9, 11 и выходов 10, 12 соответственно частичной и общей синхронизации блоков для сопряжения про цессоров, входящих в систему, Так, если Д 1 и Д 2 установлены в "1", то данный процессор имеет связь с двумя соседними процессорами. Если или Д (вход 68), или Д 2 (вход 65) установлены в "0", то связь данного процессора осуществляется соответственно с "левым или с "правым" процессоОперация настройки состоит в подключении устройства для сопряжения через блок 13 коммутации к общей шине системы 3 и выделении подсистем пу" тем ограничения начала и конца под.системы. Для настройки устройства для сопряжения необходимо занести настроечную информацию в регистр 85 (фиг. 5) блока 14 настройкиФормат управляющего слова регистра 85 настройки имеет следующий вид:Управляющее слово регистра настройки (Р Н)1273940 Продолжение таблицы,но настроечное слово должно содержатьвсе нули, С первого выхода 33 блока14 настройки на первый управляющийвход 32 блока 13 коммутации поступает логическая "1", разрешая прохождение данных через блок 13 коммутации на вход-выход 4 магистрали и даРазряды Р Н Под- сис- тема огичесий адес проессора д 4 д 3 д 2 д дО О 0 1 1 1 лее на общую шину системы и обратно, Настройка устройства для сопряже 1 О ния по общей шине системы производится следующим образом,Нарастающий процессор (им можетбыть только процессор с настроеннымустройством сопряжения) по адресу,4 0 О 1 1 1 5 1 0 1 0 1 6 1 1 0 07 0 1 . О 1 15 соответствующему системной операции"Настройка", передает настроечноеслово, в котором кодируется адрес иинформация о настройке настраиваемыхпроцессоров подсистемы. При этом повходу-выходу процессора на первыйинформационный вход 33 блока 13 коммутации первые входы элементов ИНЕ 69 поступает настроечное слово, 25 а с второго выхода 43 дешифратора15 адреса регистра на второй управляющий вход 34 системных сигналов(цепь настройки, первые входы элементов И-НЕ 70-72 и элемента ИЛИ 74) 30 импульсный сигнал логической "1",по которому на вход-выход магистрали 4 устройства для сопряжения поступает настроечное слово, а на управляющий магистралью 5 вход-выходустройства сигнал "Настройка", Навсе устройства сопряжения иэ общейшины системы поступает сигнал "Настройка", который через элемент ИЛИНЕ 78 поступает на второй информационный выход 30 блока 13 коммутации, и настроечное слово через элементы ИЛИ-НЕ 81 (фиг, 3) поступаетна первый информационный выход 31блока 13 коммутации, Сигнал "Настрой 1145 ка поступает на Второй информационный вход 37 блока настройки (стробирующие входы группы элементов И 86и дешифратора 88 физического адресаустройства на фиг. 5),а настроечноеслово - на второй стробирующий вход38 группы элементов И 86 (фиг. 5) ивход дешифратора 88 физического адреса устройства. Третий управляющийвход группы элементов соединен с выходом дешифратора 88 физического ад-,реса устройства;Дешифратор 88 работает следующим 0 01 1 0 0 1 1 1 1 О. 1 0 1 0 0 0 О 0 О 0 0 0 0 0 0 О 0 0 0 0 О 0 О О 0 0 0 0 0 0 0 0 О 10 12 13 16 Настроечная информация в блок 4 настройки может поступить иэ процессора, связанного с данным устройством для сопряжения по каналу процессора (информационный вход 36), или из другого процессора по общей ши- . не 3 однородной вычислительной системы (информационный вход 37). Настройка собственного устройства для сопряжения производится следующим образом, Процессор (не показан) по первому информационному входу 42 заносится в дешифратор 15 адрес регистра 85 (фиг. 5) блока 14 настройки. С первого выхода 44 дешифратора 15 на первый стробирующий вход 40 блока настройки поступает сигнал разрешения записи настроечного слова по первому информационному входу 36 через схему И 87 (фиг, 5) в регистр 85 блока 14 настройки, Снятие настройки устройства производится аналогично,образом, Если на его управляющий входпоступает сигнал "Настройка", а ад 273940ресная часть настроечного слова,поступающая на его информационные вхо ды, соответствует адресу данного устройства для сопряжения, то сигнал настройки проходит на управляющий выход дешифратора 88 (логическая "1"). Логические сигналы физического адреса устройства устанавливаются на входе дешифратора 88 перемычками перед комплексированием системы, С выхода О блока элементов И 86 настроечная информация заносится в регистр 85 настройки. Разрушение настройки выполняется аналогично операции настройки. При этом в разрядах ДО-Д 4 настроечно го слова записываются нули. После настройки всех устройств для сопряжения в системе выделяется несколько подсистем, процессоры которых переходят к выполнению параллельных программ. В процессе выполнения подсистемы параллельных программ процессоры обмениваются информацией, Предлагаемое устройство для сопряжения позволяет осуществлять трансляционный 25 обмен внутри подсистем через единую магистраль системы, При этом для организации обмена внутри подсистемы необходимо выполнить операцию синхронизации внутри подсистемы и операцию захвата системной магистрали. Операции обмена внутри подсистемы предшествует операции синхронизации, которая выполняется блокаья для сопряжения, выделенньх в подсистему 35 процессоров следующим образом. Процессор, готовый к обмену, устанавливает триггер 20 индивидуальной синхронизации по входу-выходу 6 процессора и выход 47 разрешений дешифратора 40 15 адреса регистра в единичное состояние и переходит на опрос соответ-, ствующего разряда регистра 18 состояния, С выхода триггера 20 сигнал индивидуальной синхронизации поступает 45 на вторые входы второго и четвертого элементов И блока 21 анализа усло. вий, В зависимости от состояния Д 1, Д 2 и ДЗ, Д 4 (входы 68, 65, 66, 67) блок 21 вырабатывает следующие сиг налы. Если данный процессор является началом подсистемы (см. содержимое Рг Н разрядов Д 1, Д 2 и ДЗ, Д 4 процессора 1 таблиц), то сигнал логической "1" с разрядов ДЗ и Д 1 входы 66 и 68 55 поступает на вторые входы первого элемента ИЛИ 28 и третьего элемента И 25, разрешая прохождение сигнала частичной синхронизации на выход 10 блока 21, Одновременно сигнал "1" разряда Д регистра 85 (фиг, 5) блока 14 настройки подготавливает прохождение сигнала общей синхронизации1с правого процессора, Если данный процессор является промежуточным процессором подсистемы, то сигнал логической с разрядов Д 2, Д регистра 85 блока 14 настройки поступает на вторые входы первого 22, третьего 24, пятого 27 и шестого 26 элементов И, разрешая прохождение сигнала частичной синхронизации с левого процессора через первые входы первого элемента И 22, первого элемента ИЛИ 28, второго 23, третьего 24 элементов И соответственно и подготавливая первые входы .шестого 26 и пятого 27 элементов И для прохождения сигнала общей синхронизации с входа 1 на выход 12 блока сопряжения и вход 63 регистра состояния. Если данный процессор является концом подсистемы, то сигнал логической "1" с разрядов Д 4, Д 2 регистра 85 блока 14 настройки поступает на третий вход четвертого элемента И 25, подготавливая выработку сигнала общей синхронизации подсистемы, и вторые входы первого и пятого элементов И 22, 26 блока 21.Сигнал общей синхронизации появляется на выходе четвертого элемента И 25 блока 21, если сигнал частичной синхронизации поступил с соседнего блока для сопряжения по входу 9 и с триггера 20 повторной синхронизации. Сигнал общей синхронизации с выхода четвертого элемента И 25 блока сопряжения процессора, назначенно.го концом подсистемы, поступает на выход 12 через второй элемент ИЛИ 29 и пятый элемент И 26 блока 21. В промежуточных процессорах подсистемы сигнал общей синхронизации с входа 11 через подготовленные по вторым входам шестого и пятого элементов И 27 и 26 и второго элемента ИЛИ поступает на вход пятого элемента И процессора начала подсистемы. У всех блоков 21 подсистемы с выходов элементов ИЛИ сигнал общей синхронизации поступает через вход 63 на соответствующий разряд регистра 8 состояния. Процессор, проанализировав состояние этого разряда регистра 8, определяет, что синхронизация12739выполнена и переходит к операции захвата магистрали 3.Захват магистрали. В операциизахвата магистрали может участвоватьлюбой процессор системы. Для захватамагистрали 3 (фиг, 1) системы в блоке 2 для сопряжения выполняютсяследующие действия: по входу 52 синхронизации с входа-выхода б процессора и разрешений с третьего выхода О48 дешифратора 15 в триггер 83(фиг. 4) заносится сигнал требованийсистемной магистрали, поступает навход триггера 82 и записывается внего в момент разрешения с выхода 15триггера 84 признака и наличия сигнала разрешения с второго информационного выхода 30 блока 13 коммутации, сигнализирующего о том, чтосистемная магистраль свободна. С выхода 51 триггера 82 сигнал занятости системной магистрали (С ) поступает через вход 62 в соответствующий разряд регистра 18 состояния,сигнализируя связанному с ним процес 2 дсору о предоставлении магистрали, ичерез блок 13 коммутации через элемент НЕ 73 (фиг. 3) на управляющиймагистралью вход-выход 5 устройства,С управляющего магистрального входавыхода 5 сигнал С поступает черезэлементь 77 блоков 13 коммутации через второй информационный выход 30на вход 49 разрешения триггеров 82(фиг, 4) всех остальных устройствсистемы и удерживает их в нулевомсостоянии. С выхода 51 триггера 82сигнал занятости (нуль) записываетсяв регистр 18 состояния, сигнализируясвязанному с этим устройством процессору о занятости системной магистрали,Сигнал требования магистрали может появиться одновременно в нескольких устройствах для сопряжения, 45 входящнх в разрядные подсистем,Чтобы исключить воэможность конфликта, т,е. чтобы системная магистраль была предоставлена в каждый момент времени только одному процессору,триг геры 84 системы соединены в цепочку входами 7 и выходами 8 импульсов огроса, образующую сдвиговый регистр, в котором циркулируют "единицы". Если магистраль свободна, то она предоставлена только тому процессору, в устройстве для сопряжения которого совпадают в данный момент сигнал 40 10требования магистрали и "единица" в триггере сдвигового регистра, Ввиду того, что момент возникновения запроса на магистраль (возникновение сигнала требования магистрали) никак не синхронизирован с частотой перемещения единицы по сдвиговому регистру,то предоставление магистрали в случае одновременного запроса его несколькими процессорами псевдослучайно, Другие процессоры ждут, пока магистраль не освободится и будет предоставлена ближайшей из последующих в цепочке процессоров.Обмен, Процессор, в программе которого предусмотрено выполнение передачи в системной операции обмена, посылает по магистрали процессора в дешифратор 15 код, соответствующий операции передачи, при этом с второго выхода 43 дешифратора 15 на второй управляющий вход 34 блока 13 коммутации поступает сигнал "Передача" (первый и второй входы элементов ИНЕ 70, ИЛИ 74 соответственно), Информационное слово из оперативной памяти по каналу процессора поступает на второй управляющий вход 34 блока 13 коммутации и по информационному входу-выходу 4 магистрали совместно с сигналом "Передача", поступающим на управляющий магистралью вход-выход 5 устройства в общую магистраль 3 системы.В устройства сопряжения, связанные с процессорами, выполняющими при ем системной информации обмена, из общей магистрали системы поступает информация по информационному входу- выходу 4 магистрали, сопровождающему сигналом Передача", поступающим из общей шины системы по управляющему магистралью входу-выходу 5 устройства. Информация через блок 13 коммутации (первый информационный выход 31) поступает на вход 53 блока 17 передачи (регистр 84 на фиг.б), а сигнал "Передача" через блок 13 коммутации (второй информационный выход 30) - на первый вход 54 блока передачи (элемент ИЛИ 89), разрешая запись информации в блок 17 передачи, С выхода элемента ИЛИ 89 сигнал "Передача" поступает на выход 56 блока 17 передачи и на вход 60 блока 18 регистра состояния, устанавливая соответствующий окончанию приема разряд регистра 18. В принимающих устройствах с выхода блока коммутации11 12сигнал Передача" поступает такжена информационный вход блока 19 прерывания, с выхода которого йо входувыходу 6 в процессор поступает сиг 73940 12блока 17) по входу 60 заносится всоответствующий разряд регистра 18состояния, Одновременно сигнал ОСпоступает на вход блока 19 прерыва нал прерывания, по которому про-5 цессор переходит на обслуживание устройства для сопряжения. Из регистра 18 состояния информация по входу- выходу процессора считывается в процессор, который, проанализировав 1 О разряды регистра 18 определяет, что устройством сопряжения выполнена операция приема, и считывает информацию из блока 17 передачи через его выход 1информационный 56 и вход-выход процессора, для чего с выхода 45 дешифратора 15 на вход элемента ИЛИ 89 бло-, ка 17 передачи поступает сигнал логической "1"Операция общей синхронизации(ОС). 20 Операция общей синхронизации состоит в том, что один из процессоров подсистемы вызывает прерывание всех процессоров подсистемы. Процессор, в программе которого предусмотрена 25 инициализация операции общей синхронизации, посылает по входу-выходу процессора в дешифратор 15 код, соответствующий операции "Общая син - хронизация", при этом с второго выхода 43 дешифратора 15 на второй управляющий вход 34 блока 13 коммутации поступает сигнал "Общая синхронизация. Информационное слово из оперативной памяти по входу-вы 35 ходу процессора поступает на первый информационный вход 33 блока 13 коммутации и по информационному входу- выходу 4 магистрали устройства совместно с сигналом ОС, поступающим на40 управляющий вход-выход 5 устройства, в общую магистраль системы.41В устройствах сопряжения всех процессоров подсистемы поступает информация по информационному входу-выхо. - ф 5 ду 4 магистрали, сопровождающему сигналом ОС, поступающим из магистрали .системы по управляющему выходу-входу 5 устройства, Информация через блок 13 коммутации (первый информационный 50 выход 31) поступает на вход 53 блока передачи, а сигнал ОС через блок 13 коммутации (информационный выход 30)- на вход управления 55 блока 17 передачи (элемент ИЛИ 90, 91, на фиг,6), 55 разрешая запись информации в регистр 92 блока 17 передачи. С выхода элемента ИЛИ 90 сигнал ОС (выход 57 ния, который посылает через свой выход на вход-выход процессора сигнал требования прерывания (ТПР), по которому процессор переходит на обслу" живание устройства до сопряжения.Изрегистра 18 состояния информация повходу-выходу процессора считывается в процессор, который, проанализировав разряды регистра 18, определяет,что выполняется операция ОС, считывает информацию из регистра 92 блока 17 передчи через его выход 56 и вход- выход процессора, для чего с выхода 45 дешифратора 15 на вход элемента ИЛИ 90 блока 17 передачи поступает сигнал логической "1". Информационное слово из регистра 92 воспринимается всеми процессорами как команда, по которой необходимо перейти на новую ветвь параллельных вычислений.Введение в устройство сопряжения блока анализа условий позволяет в системе с общей магистралью одновременно выделить несколько подсистем, решающих набор не связанных между собой задач.Формула изобретенияУстройство для сопряжения процессоров в однородной вычислительной системе, содержащее блок коммутации, блок настройки, деявфратор адреса регистра, блок прерывания, регистр состояния, триггер предоставления магистрали, триггер признака занятости магистрали и триггер запроса магистрали, регистр данных и триггер инди.видуальной синхронизации, причем первый и второй информационные входы- выходы блока коммутации являются ннформационнын входом-выходом магистрали системы и входом-выходом управления магистралью систем 1 соответственно, первые информационные входы блока коммутации, блока настройки и информационный вход дещифратора адреса регистра соединены с информационным входом процессора устройства, первый информационньй выход блока коммутации соединен с информационным входом регистра данных и вторым информационным входом бйока настрой" ки, соответствующий разряд первого выхода которого подключен к первомууправляющему входу блока коммутации,, выходы соответствующих разрядов второго информационного выхода блока коммутации подключены к информационному входу блока прерывания, к информационному входу соответствующего раз ряда регистра. состояния, к входуразрешения триггера предоставлениямагистрали, к второму входу стробирования блока настройки, с первогопо четвертый выходы дешифратора адреса регистра подключены к первомувходу стробирования блока настройки,к второму управляющему входу блокакоммутации, к информационному входу 10 15 триггера запроса магистрали и к входу синхронизации триггера индивидуальной синхронизации соответственно,информационные входы соответствующих ны к соответствующим разрядам второго выхода блока предоставления магистрали, выход которого подключентакже к третьему входу блока коммутации, информационный вход триггераиндивидуальной синхронизации и входсинхронизации триггера запроса магистрали являются входами соответствующих разрядов информационного входапроцессора устройства, выходы блокапрерьеания, регистра состояния ирегистра данных образует выход процессора устройства, выход триггеразапроса магистрали и признака занятости магистрали подключены к информационному входу и входу синхронизации триггера предоставления ма 25 30 35 гистрали соответственно, информационный вход и выход триггера признака 40 занятости магистрали являются входом и выходом импульса опроса устройствасоответственно, причем блок настройки содержит регистр, дешифратор ипервую и вторую группы элементов И,первые входы которых образуют второйи первый входы стробирования блоканастройки соответственно, первая группа вторых входов элементов Ипервой группы и вторые входы элементов И второй группы соединены с входами соответствующих разрядов соот 45 50 ветственно первого и второго информационных входов блока настройки, выходы элементов И первой и второйгрупп подключены к соответствующимразрядам информационного входа регистра, о т л и ч а ю щ е е с я тем,что, с целью расширения класса реша 55 разрядов регистра состояния подключе емых задач за счет обеспечения одновременного функционирования нескольких подсистем процессоров, решающих по параллельным программам несвязанные задачи, в него введены три элемента ИЛИ, первые и вторые входы первого и второго элементов ИЛИ соединены с выходом соответствующего разряда второго информационного выхода блока коммутации и с пятым выходом дешифратора адреса регистра соответственно, выходы первого и второго элементов ИЛИ подключены к информационным входам соответствующих разрядов регистра состояния и к первому и второму входам третьего элемента ИЛИ, выход которого подключен к входу синхронизации регистра данных, шестой выход дешифратора адреса регистра подключен к соответствующему разряду информационного входа регистра состояния, блок анализа условий, содержащий шесть элементов И и два элемента ИЛИ, первый вход первого элемента И и выход третьего элемента И являются входом и выходом признака частичной синхронизации устройства, первый вход шестого элемента И и выход пятого элемента И являются входом и выходом признака обшей синхронизации устройства, выход первого элемента И подключен к первому входу первого элемента ИЛИ блока анализа условий, выход которого подключен к первым входам второго и четвертого элементов И, выходы которых подключены к первым входам третьего элемента И и второго элемента ИЛИ блока анализа условий соответственно, выход которого подключен к первому входу пятого элемента И и к информационному входу соответствующего разряда регистра состояния, выходы соответствующих разрядов первого выхода блока настройки соединены с объединенными вторыми входами первого и пятого элементов И, с вторыми входами первого элемента ИЛИ блока анализа условий и четвертого элемента И и с объединенными вторыми входами третьего и шестого элементов И, выход шестого элемента И подключен к второму входу вто. рого элемента ИЛИ блока анализа условий, выход триггера индивидуальной синхронизации подключен к второму входу второго элемента И и к третьему входу четвертого элемента И; выходы элементов первой и второй групп и регистра блока настройки обс 15 1273940 16 Дик l разуют второй и первый выходы блоканастройки соответственно, информационный вход и выход стробирования дешифратора соединены с входом соотВетствующих разрядов первого информа-ционного входа и с первым входомстробирования блока настройки, въгходдешифратора соединен с второй группой вторых входов элементов И первойгруппы,