Устройство для ортогонального преобразования цифровых сигналов по функциям хаара

СОЮЗ СОВЧТСНИХСОЦИАЛИСТИЧЧСНИХРЧСПУБЛИН 9) И 1) б Р 15/332 ОСУДАРСТВЧННЫПО ДЕЛАМ ИЗОБРЕТЕН ОМИТЧТ СССР Ий И ОТНРЫТИ ПИСАНИЕ ИЗОБРЕТЕНИЯАВТОРСКОМУ СВИДЕТИЧЬСТВУ О не ом ося р АН А енного подго е ельство ССС332, 1974,ьство СССР332, 1976.43,ик, 1975 ы(21) 3594236/18-24(71) Вычислительный центи Ереванского государствверситета(прототип),(54) (57) 1. УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО ФУНКЦИЯМ ХААРА, содержащеевычислительных блоков, блок синхронизации, первую и вторую группы регистров сдвига, о т л и ч а ю щ е ес я тем, что, с целью упрощения устройства и расширения области его применения за счет обработки входных последовательностей длиной Я =К"(где 1 с, й - любые натуральные числа) отсчетов, оно содержит п переключателей и узел задержки, причем 1-й (1=1, и ) вычислительный блок содержит 2(К) элементов задержки, коммутатор и сумматор, выход 1 -го (1=1,2 К -3) элемента задержки подключен к входу (1+1)-го элемента задержки и (1+1)-у информационному входу коммутатора, (2-1)-й информационный вход которого подключен к выходу 2(1-1)-го элемента задержки, -й (1 =1,К) информационный выход коммутатора подключен к 1-му входу сумматора, первый информационный вход коммутатор вход первого элемента задержки вого вычислительного блока обь ны и являются информационным входустройства, выход сумматора 1 -го(1=1, и -1) вычислительного блокаключен к информационному входупереключателя, первый информационвыход которого подключен к входувого элемента задержки и первомуформационному входу коммутатора(1 +1)-го вычислительного блока, в ход сумматора и-го вычислительногоблока подключен к входу узла задержки, выход которого подключен к первому информационному входу и-го переключателя, информационный выход которого является информационным выходомустройства, при этом первая и втораягруппы регистров сдвига содержатьподгрупп по (К) к"последовательно соединенных регистров сдвига в 1 -й (1=1, а -1) подгруппе, информационный выход 1-го 1 =1, (К:-1)" регистра спаига р-й т=Г;е -1)подгруппы первой группы подключен кинформационному входу 1-го регистрасдвига 1 - й подгруппы второй группы,информационный выход (1-1) К" -горегистра сдвига 1-й (1= 1, и -2) подгруппы второй группы подключен к информационному входу первого регистра сдвига (1+1)-й подгруппы второйгруппы, а информационный выход(Ь - 1)%-го регистра сдвига (ь -1)-йподгруппы второй группы подключен квторому информационному входу и-гопереключателя, второй информационныйвыход 1-го (1 =1, и - 1) переключателяподключен к информационному входупервого регистра сдвига 1-й подгруп 11164359 Тираж 698 ПИИПИГосударственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4 одписно иал ППП "Патент", г.ужгород, ул.Проект Х,Редактор Л,Алексеенко 5 аюо 3 оя апераццяЯ"ир 8(1 =1, п ) выход первой группы блокасинхронизации подключен к управляющему входу коммутатора 1-го вычислительного блока,1-й выход второй группы блока синхронизации - к управляющему входу 1-го переключателя, первый и второй выходы блока синхронизации - соответственно к тактовым входами входам разрешения записи регистровсдвига второй группы, а вход блокасинхронизации является входом зануска устройства. 2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем,.что блок синхронизации содержит иключейподновибраторов, и последовательно соединенных делителей частоты, элемент задержки, счетчик, дешифратор и генератор тактовых импульсов, выход которого подключен к входу перво. го делителя частоты и счетному входу счетчика, информационный выход которого подключен к входу дешифратора,выход которого подключен к первомувходу 1-го (1=1, и -1) ключа, второйвход которого подключен к выходу1-го одновибратора, вход которогоподключен к выходу (,1+1)-го делителячастоты, выход 1-го (1=1, И) ключаявляется (1 +1)-м выходом первой груп.пы блока синхронизации, выход .1-го(1 =1, и -1) делителя частоты является1-м выходом второй группы блока синхронизации, выход (а)-го одновибратора является ь-м выходом второйгруппы блока синхронизации, выход де-шифратора является первым выходомпервой группы блока синхронизации,выходы генератора тактовых импульсови элемента задержки являются соответственно первым и вторым выходами блока синхронизации, вход запуска генератора тактовых импульсов которогоявляется входом блока синхронизации,а вход элемента задержки подключен квыходу и-го делителя частоты.Изобретение относится к вычислительной технике и радиотехнике и может быть использовано в цифровых системах связи для построения устройств цифровой фильтрации, обработки изображений, сжатия данных, в системах обработки радиолокационных сигналов, основанных на алгоритме быстрого преобразования типа Хаара (БПХ), когда объем входной выборки И=Е, где К 1 О и и - любые натуральные числа.Известны устройства, содержащие регистры сдвига, группы элементов И, группы сумматоров, цифровой генера тор, аналого-цифровой преобраэова тель, блок управления и группы регистров числа и вычисляющие восьмиточечное преобразование по функциям Хаара, т.е. производящие БПХ над входными выборками, составленными из восьми 20 значений 13 и 23.Эти устройства содержат много элементов, сложны и позволяютпроизводить БПХ только в случаях, когда объем входной выборки И=2", 25Наиболее близким к предлагаемому является устройство, содержащее соединенные последовательно модули единичного преобразования по основанию два, каждый из которых содержит по два регистра сдвига, арифметический блок, имеющий два входа, причем каждый вход соединен с единственным выходом одного из двух соединенных по входам регистров сдвига, Арифметический блок имеет суммирующий и вычитающий выходы, причем первый из них соединен с двумя регистрами сдвига последующего модуля, а на втором выходе арифметического блока каждого модуля появляютсякоэффициенты преобразования. Для упорядочения вычисленных коэффициентов и преобразования их в последовательный поток устройство содержитгруппу регистров, каждый из которых подсоединен к одному из модулей. Работу всего устройства 1синхронизирует блок управления, состоящий из счетчика и матрицы постоянного запоминающего устройства 3.Однако при использовании такого устройства могут возникнуть затруднения в том, что выбор размера вход3 11164 ной выборки ограничен лишь. числами, равными степеням двойки,и нет возможности перехода к более высоким .основаниям, тогда как такой переход приводит к сокращению числа модулей преобразования, повышению параллелизма обработки в каждом из них и упрощению устройства. Кроме того, сложна реализация арифметических блоков, так как они одновременно должны вычисля ть две с уммы,Цель изобретения - упрощение устройства и расширение области применения за счет обработки входных последовательностей длиной И=1"(где 1,п - любые натуральные числа) отсчетов. Указанная цель достигается тем, что устройство для ортогонального преобразования цифровых сигналов пощ. 20 функциям Хаара, содержащее и вычислительных блоков, блок синхронизации, первую и вторую группы регистров сдвига, содержит п переключателей и узел задержки причем 1-й (1 =1 и) выр25 числительный блок содержит 2 Ь) элементов задержки, коммутатор и сумматор, выход 1-го ( 1=1,2 1 - 3) элемента задержки подключен к входу (1+1)- го элемента задержки и+1)-му информационному входу коммутатора, (2%-1)-й информационный вход которого подключен к выходу 20 с)-го элемента задеРжки, 1-й Ц=о 1 рЕ) инфоРмационный выход коммутатора подключен к 1-му входу сумматора, первый информационный вход коммутатора и вход первого элемента задержки первого вычислительного блока объединены и являются информационным входом уст,ройства, выход сумматора 1-го (1=1, 40 ь) вычислительного блока подключен к информационному входу 1-го переключателя, первый информационный выход которого подключен к входу первого элемента задержки и первому информа ционному входу коммутатора (1+1)-го вычислительного блока, выход сумматора и-го вычислительного блока подключен к входу узла задержки, выход которого подключен к первому информа ционному входу и-го переключателя, информационный выход которого является информационным выходом устройства, при этом первая и вторая группы регистров сдвига содержат пподгрупп 55 по (К) Ъ " " последовательно соединенных регистров сдвига в 1-й (1= 1,п) подгруппе, информационный выход.: , С ."1-й 11=1 и -1) подгруппы первой группы подключен .к информационному входу-го регистра сдвига -й подгруппы второй группы, информационный выход ф) 1"-го регистра сдвига -й (1=1,п) подгруппы второй группы подключен к информационному входу первого регистра сдвига (1 +1)-й подгруппы второй группы, а информационный выход (1 в )%-го регистра сдвига (и) -й подгруппы второй группы подключен к второму информационному входу и-го переключателя, второй информацион 1 ный выход ь-го (1=1, и) переключа,теля подключен к информационному входу первого регистра сдвига 1-й подгруппы. первой группы,при этом 1-й (1=1 уп) выход первой группы блока синхронизации подключен к управляющему входу коммутатора 1-го вычислительного блока, 1-й выход .второй группы блока синхронизации подключен .к управляющему входу -го переключателя, первый и второй выходы блока синхронизации - соответственно к тактовым входам и входам разрешения записи регистров сдвига второй группы, а вход блока синхронизации является входом запуска устройства.При этом блок синхронизации содержит иключей, иодновибраторов, и последовательно соединенных делителей частоты, элемент задержки, счетчик, дешифратор и генератор тактовых импульсов, выход которого подключен к входу первого делителя частоты и счетному входу счетчика, информационный выход которого подключен к входу дешифратора, выход которого подключен к первому входу 1-го (1 =1, ь -1) ключа, второй вход которого подключен к выходу 1-го одновиб ратора, вход которого подключен к выходу (.1+1)-го делителя частоты, выход 1-го (1 =1, ь -1) ключа является (1+1)-м выходом первой группы блока синхронизации, выход 1-го (1=1 р и -1) делителя частоты является 1-м выходом второй группы блока синхронизации, выход (и)-го одновибратора является о-м выходом второй группы блока синхронизации, выход дешифра 1 тора является первым выходом первой группы блока синхронизации, выходы генератора тактовых импульсов и элемента задержки являются соответственно первым и вторым выходами блока синхро11 6435 низации, вход запуска генератора тактовых импульсов которого являетсявходом блока синхронизации, а входэлемента задержки подключен к выходу.(6) где р - кронекерово произведение,Тогда Н,:й Р Р (7)К 1 2" иявляется матрицеи Хаара порядка Ь",а преобразование (1) представляется 10 г=к 1,а д. (8)Выходной массйв на 1-м этапе преобразования обозначим вектором ЦММ -элементный вектор), представляющимсобой произведениеЗаметим, что ; в о" о+1-(1-1;преобразования, тогда на 1-м этапеХ - Г, Р , (10) 20и на и-м этапе, Ф.е. на выходе всегоустройства : Ю (11)Таким образом, преобразование накаждом -м этапе (1=1,1) сводится к 25 умножению входного вектора Г;данного этапа на матрицуй, определеннуюпо формуле (6), где для 1-го этапаВ=п+1-1.Умножение вектора ,на матрицу З 0 Р производится следующим образом.иПервые Ъ элементы вектораХ;, делятся на 1 с групп по 1 с элементов вкаждой. Каждая группа элементовумножается на матрицу А, (умножениена матрицу сводится к сложению, так 35как используются матрицы А 1 строки которых с точностью до постоянного нормировочного коэффициента сос 1 А = 2 1-145 О ОГ 2 -2 (4) единичная матрица порядка 1 с единичная .матрица порядка Г 1, а К,и К, матрицы вида Пусть также 111 1 С ееЗ Е АО 55Устройство рассчитано на естественный порядок входных данных, результаты вычислений также получаютсяв естественном порядке, т.е. упорядоиенные по строкам матрицы Хаара,В соответствии с используемым алгоритмом над входной выборкой данных,представляемой вектором 1 размера 8,производится преобразованиеР=н, (1)где Р - полученное преобразование;Н=Б М в матрица Хаара.Построение БПХ (быстрого преобразования Хаара) над входными массива-,ми размера Н=1 с 1 основано на методепостроения ортогональных матриц Хаара порядка И=1 с".Пусть А - квадратная 1 с Е матри 1ца, удовлетворяющая условиям (здесьТ - знак траспонирования матоиц)Т ТА М = % 3, е 1 = О, ,где е, - вектор-строка из Е единиц;А 1 с - матрица, составленная изпоследних Естрок матрицы Й 1О - вектор-строка из Е нулей,ЪДля 1=2, 1=3, 1=4 А 1, будет иметьвид тоят из +1 и О, а умножение на два сводится к сдвигу. влево на один разряд). Первый элемент, получаемый при .умножении первой группы входного вектора на первую строку матрицы А 1, (первой строкой матрицы А является вектор-строка из 1 единиц), является первым элементом выходного вектора. Последующие -1 элементы, получаемые при умножении первой группы входного вектора на оставшиеся 1 сстроки матрицы А(т.е. на матрицу А,), являются элементами выходного вектора Е 1 1-го этапа с номерами с Е 11 по 1 с "+1 с.Первый элемент, получаемый при умножении второй группы входного вектора на первую строку матрицы Ас, является вторым элементом выходного векторами . Последующие Ъ -1 элементы, получаемые при 5 ножении второй груп11 164 Каждый вычислительный блок содержит по 2 (1 с) соединенных последовательно элементов 81-8(1,задержки, 40 арифметический узел 9.Выход и-го переключателя Эп является информационным выходом 10 устройства.Управляющие входы арифметических 45 узлов 11, -11 и переключателей12 -12 подключены к соответствующим выходам блока 7 .синхронизации.Тактовые входы и выходы 13 и 14 разрешения записи второй группы ре гистров 5 -5 сдвига подключены к соответствующим выходам блока 7 синхронизации.Арифметический узел 9 каждого вычислительного блока содержит сумма тор 15, имеющий Е информационных вхо- дов, и коммутатор 16, имеющий 2 Минформационных входов и Е выходов,7цпы входного вектора на оставшиеся %-1 строки матрицы А являются элементами выходного ветора 1. -го эта 1 па с номерами с К " ю+1 по К+21 И Тад 5Для вычислений на каждом 1-м этагге используются первые 1=1 .элементы входного вектора 1; остальные элементы этого вектора являются конечным результатом преобразования и 1 О в дальнейших вычислениях не участвуют.На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг,2 и 3 - соответственно схемы арифмети ческого узла и коммутатора арифметического узла; на фиг, 4 - схема блока синхронизации; на фиг. 5 и 6 временные диаграммы работы блока синхронизации; на фиг. 7 и 8 - графы 20 последовательности вычислений БПХ при И=27 и Я=16 соответственно.Устройство для ортогонального преобразования входной выборки цифровых сигналов порядка М= М" по функциям 25 Хаара имеет информационный вход 1 (фиг. 1), содержит вычислительные блоки 21-2 (преобразования по функциям Хаара по основанию 1), переключатели 3-31 две группы регистров 4-4, и и 5 -5 сдвига, пред наз наченнйх для упорядочения вычисленных коэффициентов преобразования по строкам матрицы Хаара, узел 6 задержки, блок 7 синхронизации, осуществляющий синхронизацию работы всех блоков уст" ройства. подключенных к информационным входамсумматора 15 (фиг. 2) . Управляющийвход 11 (1=1, 2 п) арифметического узла подключен к управляюще.му входу коммутатора 16. На фиг.2показан также выход 17 арифметического узла.Сумматор 15 вычисляет сумму 1 Йсел, поступающих параллельно на егоинформационные входы,Коммутатор 16 на каждый такт подключает к своим Е выходам Е из 2 К своих информационных входов следующим образом.На первый такт к выходам подключаются информационные входы с первогопо Е-й включительно, на второй - свторого по (1+1) -й, на третий тактс третьего по Ос+2)-й на 1 с-й -с 1 с-го по (21 с)-й.Нафиг. 3 приведена одна из возможных реализаций коммутатора 16,где изображены информационные входы17,1-174, и выходы 18-18,1, коммута,тора 16, 2 Ъкоторый содержит также Ъ одинаковых переключателей 19191 каждый из которых имеет % информационных входов и один выход. Входы(с первого по й-й) переключателя 19.соединены с входами блока 16 с первого по 1-й соответственно. Входы пере"ключателя 192 соединены с входамиблока 16 с второго по (+ 1);й, т.е.первый, второй 1-й входы каждого -го переключателя 19 соединенысоответственно с входами блока 16с -го по (+к)-й. Входы последне"го Ъ-го переключателя 191, соединеныс входами блока 16 с %-го по (2-1)-й.Выходы переключателей 19 -19 соедиЪ;иены соответственно с выходами 18 "1181,блока 16.Синхронизирующие входы переключателей 19-191, соединены параллельно с синхронизирующим входом блока 16,, который представляет собой шину из Ы,параллельных линий, куда поступаетмногофазный тактовый сигнал от блокасинхронизации.На фиг. 4 представлена схема бло.ка 7 синхронизации устройства дляортогонального преобразования выбор.ки цифровых сигналов порядка М=М". Блок синхронизации содержит генератор 20 тактовых импульсов, счетчик Й 1, дешифратор 22, и делителей 231- 23 частоты на Ъ, один элемент 24 задержки на -1 тактов иодновиб."ратор 25, -256., и иключей 26, -26 п.1Генератор 20 тактовых импульсов синхронизируется с частотой дискретизации по времени поступающих на вход устройства цифровых сигналов от аналого-цифрового преобразователя. Выход генератора тактовых импульсов соединен с входом счетчика 21, входом первого делителя 23 частоты на 1, выход счетчика 21 подключен к входу дешифратора 22, выход которого подключен к первому выходу 11 первой группы блока синхронизации и через 1-й ключ 26,; (1=1, и) - к (+1) -му выходу 11 . первой грУппы блока. Выход первого делителя 23 частоты подключен к входу второго делителя 23 частоты и выходу 12 блока синхронизации. Выход каждого -го20 (1=2, и) делителя 23; частоты соединен с входом последующего делителя частоты 231 и с выходом 12; второй группы блока синхронизации, Выход последнего делителя 23 и частоты подключен к выходу 12 п блока синхронизации через одновибратор 25, , расширяющий входной импульс длйтельностью Т/2 до ЬТ/2 (т.е. в 1 раз).Помимо этого, выходы делителей 232- 23,через одновибраторы 25 - 25,д 2 подключены к управляющим входам ключей 261-26, а выход одновибратора 25 1 подключен к управляющему входу ключа 26 д , Выход и-го делите" .ля 23 подключен к элементу 24 задержки, выход которого подключен к выходу 14 блока синхронизации.На вход тактового генератора 20 поступают синхроимпульсы от аналого 40 цифрового преобразователя. На выходе образуются тактовые импульсы (ТИ) с периодом повторения Т и длительностью Т/2, Эти ТИ поступают на выход 13 блока синхронизации. С частотой ТИ коэффициенты преобразования, по 45 ступившие в регистры 51-5,сдвига втррой группы (фиг. 1),последовательно передаются на выход 10 всего устройства через второй информационный вход переключателя 3.50ТИ от генератора 20 поступают также йа входы делителя 23 и счетчика 21. Каждый из делителей частоты делит частоту входного сигнала на т.е. на выход каждого из этих дели телей поступают импульсы длительностью Т/2 (т,е, равной длительности ТИ) и периодом, в 1 раз большим периода входного сигнала каждого из делителей 231-23 . Каждый из одновибраторов 25-25; расширяет длительность входного импульса Т/2 в 1 с раз, т.е. до величины 1 с Т/2 (фиг. 6, здесь 1,2 - соответственно входной и выходной импульсы одновибратора 25,).Импульсы, поступающие с выходов делителей 23 -23,на выходы 121- 12, 4 второй группы и с выхода делителя 23, через одновибратор 25на выход 12 второй группы, управляют работой переключателей 3-3и 3соответственно (фиг, 1). Переключате-, ли 31-3 т, в отсутствие синхронизирую- щего импульса подключены на нижние по схеме положения (фиг, 1), .а на время появления управляющего импульса переключаются - на верхние. Выход последнего делителя подключен к входу элемента 24 задержки, выход которого подключен квыходу 14 блока синхронизации. Импульсы, поступающие на этот выход, являются стробирующими, разрешающими поступление коэффициентов Хаара из регистров 4-4сдвига первой группы в регистры 5-5,.сдвига второй группы.Счетчик 21 является двоичным по модулю 1 (от 0 до Е), считает поступающие на его вход ТИ. Выходы счетчика соединены с дешифратором 22 на 1 выходов. Счетчик 21 и дешифратор 22 распределяют входную последовательность тактовых импульсов на 1 с выходных линий, образуя многофазный (или точнее 1 с-фазный) тактовый сигнал (фиг.5, здесь ТИ в тактов импульсы на входе счетчика 21, и 1, 2, 3, к - импульсы на выходах дешифратора). Этот сигнал управляет работой коммутатора 16 (фиг, 2).Выход дешифратора представляет собой шину на Ъ параллельных линий (показаны одной линией, фиг. 4),Импульсы с выхода дешифратора 22 поступают на выход 11 блока синхронизации и через клюшки 26 -26, на выходы 11-11 соответственно.Каждый :1-й ключ 26 (=1. и) пропускает на свой выход сигнал с выхода дешифратора при наличии на своем управляющем входе импульса, поступающего от 1-го одновибратора 271. В качестве ключей 26-261 можно использовать элементы И.Рассмотрим работу устройства, на примере устройства для ортогонально1116435 11го преобразования входной выборки порядка М =27.С частотой тактовых импульсов на вход первого вычислительного блока поступают отсчеты дискретного сигна 5 ла. На третий такт на входе блока и на первом входе арифметического узла появляется третий отсчет а. В это время второй отсчет а будет на выходе первого элемента задержки и на втором входе арифметического узла, а первый отсчет а - на выходе второго элемента задержки и на третьем входе арифметического узла. На этот такт арифметический блок вычисляет сумму а 1+а+а З отсчетов, поступающих на пер вый, второй и третий входы арифметического узла, что соответствует первой строке А.На четвертый такт на вход вычислительного блока поступает четвертый отсчет, а на выходах первого, второго и третьего элементов задержки и на втором, третьем и четвертом входах арифметического узла появляются третий, второй и первый отсчеты соответственно. На этот такт арифметический узел вычисляет сумму, соответствующую второй строке матрицы А,На пятый такт на вход вычислительного блока поступает пятый отсчет, четвертый поступает на выход первого элемента задержки, а третий, второй и первый отсчеты поступают на третий, четвертый и пятый входы арифметического узла соответственно. На этот такт арифметический узел вычисляет сумму, соответствующую третьей строке матрицы Аз.На этом преобразование по основанию три первых трех отсчетов закан 40 чивается. Первый из трех 1 вычисленных результатов через переключатель, включенный на третьем такте на первый выход, поступает на второй вычислительный блок для последующих вычислений. На четвертый и пятый такты переключатель 31 включен на второй выход, и второй и третий вычисленные результаты, являющиеся десятым и одиннадцатым коэффициентамй Хаара, поступают на вход. регистра 4 сдвига первой группы.Следующие три такта, начиная с шестого, первый вьйислительный блок производит преобразование по основа-нию три следующих трех входных отсче. тов (четвертого, пятого и шестого) и т ед 12На двадцать седьмой такт на входпервого блока 2 поступает двадцатьседьмой отсчет. Арифметический узелвычисляет сумму а,+а +а -, которая четь арфрез переключатель Зпоступает навход второго блока 2 г Последующиедва такта на вход первого блока 2поступают первые два отсчета следующей выборки, состоящей из двадцатисеми отсчетов, а арифметический узелблока 2 вычисляет последние два ко 1эффициента Хаара предыдущей выборки - двадцать шестой и двадцать седьмой.Через переключатель 3 они поступают на вход группы регистров 4, сдвига.На следующий такт арифметическийузел вычисляет первую сумму трехточеч.ного преобразования от первых трехотсчетов второй выборки.К этому времени блок 4 уже полностью заполнен коэффициентами Хаарас десятого по двадцать седьмой (блок4 состоит из восемнадцати регист 1ров), Поэтому на этот такт из блока7 синхронизации подается стробирующий импульс на вход 14 второй группы регистров сдвига, разрешающий поступление коэффициентов Хаара изблока 41 в блок 5. Таким образом,регистры 4 сдвига готовы, начиная соследующего такта, принимать коэффициенты преобразования Хаара второйвыборки отсчетов,Второй и третий вычислительныеблоки работают аналогичным образом.С поступлением третьего отсчета навход второго блока 2 арифметическийузел вычисляет первую сумму трехточечного преобразования, последующиедва такта - вторую и третью суммытрехточечного преобразования. Черезшесть тактов, когда на вход второговычислительного блока поступают следующие три отсчета, работа блокапреобразования повторяется и т,д.На вход 14 второй группы регистров сдвига подается стробирующийимпульс тогда, когда полностью запол"иены регистры 4, и 4 сдвига первойгруппы, на вход 13 подается тактоваячастота, с которой коэффициенты преобразования, поступившие в регистры5 и 5. сдвига второй группы, последовательно передаются на второй информационный вход переключателя 3, который подключает к выходу свой первый информационный вход в течение1116435 первых трех тактов после того, как на вход устройства поступил двадцать седьмой отсчет, и через него на выход 10 устройства, поступают первые три коэффициента Хаара, Следующие двадцать четыре такта переключатель 3 ,подключает к выходу второй инфор- Эмационный вход, и через него на выход 10 устройства поступают остальные двадцать четыре коэффициента Хаа О РаТаким образом, устройство вычисляет коэффициенты ортогонального преобразования цифровых сигналов по функциям Хаара непрерывно, т.е. на вход устройства последовательно поступаютотсчеты, а на выходе устройства с задержкой в М тактов с частотой тактовых импульсов появляются коэффициенты преобразования, 20При сравнении примера выполненияП данного устройства для И=2 (т,е, при 1=2) с прототипом видно, что устрой,ство упрощено, поскольку арифметические узлы в блоках преобразования со держат один сумматор и вычисляют каждый раз или сумму, или разность двух цифровых отсчетов, а арифметические блоки базового объекта должны вычислять каждый раз одновременно и сумму и разность двух чисел, т.е. содержат в себе фактически два сумматора,Особенно существенным это преимущество становится при применении уст 35 ройства для обработки больших порядков И, Например, для наиболее употре 14бительного значения И=1024 предлагаемое устройство содержит 2065 сдвиговых регистров и десять арифметических узлов, включающих в себя десять сумматоров, а известное устройство для того же М используют 2068 сдвиговых регистров и десять арифметических блоков, содержащих двадцать сумматоров.За счет такого сокращения числа сумматоров (в 2 раза) предлагаемое устройство значительно проще прототипа и имеет меньшие габариты, вес и потребляемую мощность питания, что очень важно при его использовании в бортовых радиотехнических системах летательных аппаратов.Кроме того, предлагаемое устройство осуществляет БПХ для порядков И=К , когда Е - натуральное число. Это расширяет область применения устройства для различных задач, так как оно реализует быстрое преобразование по системам функций, которые являются полными базисами в пространстве размерности 2 ЫТ сигналов, ограниченных по полосе частотой И и по длительности интервалом Т, для широкого класса размерностей 2 ЯТ и, в частности, для пространств размерностью 2 Кроме того, при К)2 в устройстве при том же порядке И и общем объеме оборудования сокращается число блоков преобразования, что приводит к упрощению блока синхронизации и повышению надежности устройства.