Запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК и 0-11 С 19/О ПИС БРЕТЕНИЯ. АНИЕ ОМУ СВИДЕ ЕЛЬСТ Н АВТО ми основномяти вто в И-ИЛИ , третий ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(72), В. ф. Попов и Ю. Н; Сапов . (53) 681.327,66 (088.8)Яй) 1. ОесФл оиФ Ргаидэ,-Че 60 бай.,МбисЬеи, 1978, М., 3, 40-46-652. Вопросы радиоэлектроники". Сер. ЭВТ, вып. 4, 1980, с. 30 (прототип). (54)(57) 1. ЗАГЮМИНАЮШЕЕ УСТРОЙСТВО, содержащее основной блок памяти, группы выходов которого соединены с группой входов выходного регистра, выходы которого являются выходами устройства, биок усилитепей, входы которого являются входами устройства, выходы блока усйпитепей соединены с группой входов входного регистра, бпок управде ния, первый, второй и третий входы которого соедиюны соответственно с шинами управления, первый выход блока управления соединен с первым входом основ ного блока памяти, второй вход которого соединен с первой шиной управпеняя, о т д и ч а ю щ е е с я тем, что, с. целью расширения обиасти применения устройства эа счет воэможности понижния тактовой частоты и повышения надежности устройства, в него введены допопнитеньный блок памяти, счетчик, формероватепь импульсов, блок коррекция информации и элементы И ИЛИ, первые входы которых соедиюша с выходами входного регистра, выходы элементов И ИЛИ соедиюны грушвй входов основ юго блока памяти, третий вход которого соединен с первым входом допопнитепьного блока памяти и первым.выходом ФОРмиРователя импульсов, группа входов форыироватепя импульсов соединена свыходами блока усилителей, первый ивторой входы формирователя импульсовсоединены с выходами счетчика, входкоторого соединен с второй шиной управленин, второй выход формирователя импупьсов соединен с четвертым входомбпока управления, пятый и шестой входыкоторого соединены соответственно сцервым и вторым выходами блока коррекции информации, первый, второй и третий входы бпока коррэкпии соединены со.ответственно с шинами управпения, чет.вертый и пятый входы блоха коррекцииинформации соединены соответственно свыходами основного и доподнитепьного рбпоков памяти, второй и третий входыдоподнитепьного бпока памяти соедиюысоответственно с первой шиной управления и третьим выходом блока управления, Сеседьмой и восьмой входы которого соеди-нены соответственно с выходаго и доподнитепьного блоков парые и третьи входы элементосоедиюны с выходами счетчикаи четвертый входы формирователя импупьсов соедиюны с первым и третьим входами бпока управления,2. Устройство поп, 1, о т дич аю щ е е с я тем, что формироватедьимпупьсов содержит дифференцирующие .элементы, повторители напряжения, эпементы НЕ, элементы ИЛИ, элементы И,триггеры, элементы эадержкн и элементИ-ИЛИ, выход которого явдяется первым )выходом формироватепя импульсов, входыдифференцирующих элементов явпяютсягруппой входов формнроватедя импульсов,выходы аифференпирующих элементов соединены с входами повторителей напряжения и элементов НЕ, выходы которых со 103734637346 10 единэны с входами первого элемента ИЛИ выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых являются первым и вторым входами формирователя импуль сов, выходы первого и второго элементов И соединены с первыми входами пер вого и второго триггеров, вторые входы которых соединены с выходами первого и второго элементов задержки, выходы триггеров соединены с первыми входами третьего и четвертого элементов И, вто-, рые входы которых являются третьим входом формирователя импульсов, третьи входы третьего и четвертого алементов И являются соответстве.нно первым и вторым входами формирователя импульсов, выходы третьего и четвертого элементов И соединены с входами элементов задержки и входами второго элемента ИЛИ, выход которого явшвтся вторым выходом формирователя импудьсов, первый и второй входы элемента И-ИЛИ соединены с выходами триггеров, третий вход элемента И-ИЛИ является четвер тым входом формирователя импульсов.3. Устройство по и. 1, о т и и ч аю щ е е с я тем, что блок коррекции информации содержит. элементы И, счетчик, элементы задержки, элемент НЕ, дифференцирующий элемент, триггеры и схему сравнения, входы которой соеди,нены с выходами счетчика, первый и второй входы счетчика являются четвер тыми пятым входами блока коррекции информации, первый вход первого элемента И является первым входом блока кор- рекции информации, второй и третий входы первого элемента И соединены с мюходом элемента НЕ и выходом первого триггерапервый и второй входы которого являются вторым и третьим входами блока коррекции Информации, третий вход первого триг гера соединен с выходом первого элемента задержки, выход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов И, вторые входы которых соединены с выходамн схемы сравнения, выход четвертого элемента И соединен с входом первого,элемента задержки, вход дифференцирую щего элемента соедивэн с одним из выходов схемы сравнения, входы. пятого элемента И соединены с выходами дифференцирующего элемента и выходом второго триггера, первый вход которого является четвертым входом блока коррекции информации, второй вход второго триггера соединен с третьим входом счетчика и выходом второго элемента задержки, вход которого соединен с выходом пятого алемента И.4. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок ут;давлениясодержит элементы И, элементы НЕ и элементы ИЛИ, выходы которых являютсяпервым йтретьим выходами блока управ, пения, входы первого элемента И являют ся первым, вторым и третьим входамиблока управления, вход первого алемента НЕ и первый вход второго алемента И соединены с первым и вторым входами первого, элемента И, второй и третий входы второго элемента И соединены с выходом первого элемента НЕ и третьим входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого является пятым входом блока ущавления, третий вход первого элемента ИЛИ соединен с выходом третьего элемента И, первый вход которого соединен с выходом второго элемента И и,.". перовыми входами ,четвертого и пятого элементов И, выходы которых соединены с первым и вторымходами второго элемента ИЛИ, второй вход третьего элемента И соединен с входом второго элемента НЕ и является седьмым входом блока управления., второй, вход четвертого элемента И соединен с выходом второго элемента НЕ, входы шестого. элемента И являются седьмым и восьмым входами блока ущавления, втерой вход пятого элемента И.соедиюн с первым входом шестого элемента И, выход которого яюьется вторым выходом блока управления, третий и четвертый входы второго элемента ИЛИ являются четвертым н шестым входами блока управления.Изобретение относится к вычислитель ной технике и автоматике, в частности к эапоминакяцим устройствам, и может использоваться в устройствах регистрации ходового обмена цифровых устройств, 5 например в логических анализаторах,Известно запоминающее устройство. исполюуемое в устройстве регистрации информации, которое содержит блок памяти с последовательным доступом, блок управления, блок записи и блок считывания еПри работе запоминающее устройство фиксирует обмен врежиме регистрации логнческих диаграмм без привязки ко 15 времени й в режиме синхронной регистрации 1.Однако в первом режиме теряется информация о времени. Во втором режиме в каждый дисхрет времени происходит эа 20 вись, информации в ячейки всех каналов блока памяти. Это ограничивает длительность регистрации, осебеню при детальном анализе с очень малым дискретом времени. 25Наиболее близким к изобретению по технической суш,ности. является запоминающее устройство, содержащее входные усилители, входюй регистр, многоразрядный блок памяти с последовательным .З 0 доступом; блок считывания и блок управ- пения, причем выходы усилителей соединены с входами регистра, выходы которого соединены с входами многоразрядного блока памятиу выходы которого соедине- З 5 ны с .входами блока считывания 2.Недостатки известного устройства заклинаются в трате в каждый дискрет времени ячейки каждого разряда блока памяти, в необходимости значительного увепичеиия тактовой частоты для записи воздействия хратковремеиных Помех, в связи с чем пропорциойально, возрастают габариты и энергопотребпение устройства, а также понижается надежюсть его Ра боты.Бель изобретения - расширение облас.ти применения устройства эа счет воэможности понижения тактовой частоты и повышение надежности. 50Поставленная цель достигается тем, что в запоминающее устройство, содержащее основной блок памяти, группы выходов хоторого соединены с группой. входов выходного регистра, выходы которого 55 являются выходами устройства, блок усилителей входы которого являются входами устройства, выходы блока усилителей соединены с.группой входов. входного регистра, блок управления, первый, второй и третий вхоаыкоторого соединены соответственно с шинами управления, первый выход блока управления соединен с первым входом основного блока памяти, второй вход которого соединен с Первой шиной управления, введены,дополнительный блок памяти, счетчик, формирователь импульсов, блок коррекции информации и элементы И-ИЛИ, первые вхо ды которых соединены с выходами входного регистра, выхоаы элементов И-ИЛИ соединены с группой входов основногоблока памяти, третий вход которого сое динен с первым входом дополнительного блока памяти и первым выходом формирователя импульсов, группа входов формирователя импульсов соединена с выходами блока усилителей, первый н второй входы формирователя импульсов соединены с выходами счетчика, вход которого соединен с второй:шиной управления, вто рой выход формирователя импульсов соединен с четвертым входом .блока управ- пения, пятый и шестой входы которого соединены соответственно с первым и вторым,.выходамиблока коррекции информации, первый, второй и третий входы блока коррекции информации соединены соответственно с шинами управления, четвертый и пятый входы блока коррехции информации соединены соответственно с выходами основного и дополнительного блоков памяти, второй и третий входы допол 3 , нительного блока памяти соединены соот; ветственно с первой шиной управления и третьим выходом блока управления, седьмой и восьмой входы которого соединены соот-, ветственно с выходами основного и дополнительного блоков памяти, вторые и третьи входы элементов И-ИЛИ соединены а выходами счетчика, третий и четвертый входы формирователя импуль . сов соединены с первым и третьим входами блока управления.Кроме того, формирователь импульсов содержит дифференцирующие элементы, повторители напряжения, элементы НЕ, элементы ИЛИ, элементы И, триггеры, элементы задержки и элемент И-ИЛИ, выход которого является первым выходом формирователя импульсов, входы дифференцирующих элементов являются груп . пой входов формирователя импульсов, выходы дифференцирующих элементов соединены с входами повторителей напряже-.Р3 1037ния и элементов НЕ, выходы которых соединены с входами первого элемента ИЛИ,выход которого соединен с первыми входами первого и второго элементов И,вторые входы которых являются первыми вторым входами формирователя нмпупьсов, выходы первого и второго элементов И соединены с первыми входами первого и второго триггеров, вторые входыкоторых соединены с выходами первого 1 Ои второго элементов задержки, выходытриггеров соединены с первыми входамитретьего и четвертого элементов И,вторые входы которых являются третьимвходом формирователя импупьсов, третьи 15входы третьего и четвертого апементовИ явяяются соответственно первым ивторым входами формирователя импупьсов, выходы третьего В четвертого эпе-ментов И соединены с входами элементов задержки и с входами второго эпемента ИЛИ, выход которого являетсявторым выходом формирователя импульсов,первый и второй входы элемента И-ИЛИсоединены с выходами триггеров, третий 25вход элемента И-ИЛИ явпяется четвертым входом формироватепя импульсов. При этом блок коррекции информации содержит эпементы И, счетчик, элемента задержки, элемент НЕ, дифференцирующий элемент, триггеры и схему сравнения, входы которой соединены с выходами счетчика, первый и второй входы счетчика являются четвертым и пятым входами блока коррекции информации, первый вход35 первого эпемента И является первым входом блока коррекции информации, второй и третий входы первого элемента И соединены с выходом элемента НЕ и40 выходом первого триггера, первый и второй входы которого явцяются вторым и третьим входами блока коррекции информации, третий вход первого триггера соединен свыходом первого апемента45 задержки, выход первого элемента И соединен с первыми входами второго, третьего и четвертого апементов И, вто 1 грые входы которых соединены с выходами схемы сравнеиия, выход четвертого элемента И соединен с входом первого апе мента задержки, вход дифференцируюшего эпемента соединен с одним из выходов схемы сравнения, входы пятого апемента И соединены с выходами дифференциру ющего эпемейта и выходом второго трир 55 гере, первый вход которого явпяется четвертым входом блока коррекции информации, второй вход второго триггера 346соединен с третьим входом счетчика и выходом второго элемента задержки, вход которого соединен с выходом пятого элемента И.Кроме того, бпок управления содержит апементы И, элементы НЕ и элементы ИЛИ, выходы которых являю.ся первым и третьим выходами блока управления, входы первого элемента И являются первым, вторым и третьим входами бпока управления, вход первого элемента НЕ и первый вход второго элемента И соединены с первым и вторым входами первого элемента И, второй и третий входы второго элемента И соединены с выходом первого элемента НЕ и третьим входом первого элемента И выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого является пятым входом блока управления, третий вход первого элемента ИЛИ соединен с выходом третьего эпемента И, первый вход кото рого соединен с выходом второго апемеета И и первыми входами четвертого и пятого элементов И, выходы которых соединены с первым и вторым входами вто- . рого элемента ИЛИ, второй вход третьего апемента И соединен с входом второго элемента НЕ и явпяется седьмым входом блока управления, второй вход четвертого элемента И соединен с выходом второго элемента НЕ, входы шестого апемента И являются седьмым и восьмым входами блока управления, второй вход пятого апемента И соединен с первым входом шестого элемента И, выход которого явпяется вторым выходом бпока управления, третий и четвертый входы второго эпемента ИЛИ являются четвертым и шестым. входами блока управления. Йа фиг. 1 изображена функциональная схема предпоженного устройства; на фиг. 2 - функциональная схема формирова- теля импульсов; на фиг. 3 - функционапьная схема блока коррекции информации; на фиг, 4 - функциональная схема блока управления.Устройство (фиг.1) содержит блок 1 усипитепей, входной регистр 2, входы 3 устройства, счетчик 4, формироватепь 8 импульсов, эпементы И-ИЛИ 6, основной блок 7 памяти, блок 8 управления, выходной регистр 9, дополнительный блок 10 памяти, блок 11 коррекции информации, выходы 12 устройства и шины 13 - 15 управления.формироватепь 8 импульсов (фиг. 2) содержит элемент И-ИЛИ 16, дифферен46 6хода элемента И 25 через алемвнт 29 задержки и второй вход триггера 27. За держка элементов 28 и 29 бвреия равной 0,1-0,7 длительности сигналов на первом и вторых входах формирователя 25, но нв менее интервапа времени, необходимого для записи в блоки 7 ипи 10.Таким образом, при выявлении изменений информации в течение одного такта на одном иэ его выходов появляется сиг нап, длящийся до опрвдепенного момента времени в слвдукхцем такте, и на вго другом выходе появпиется короткий импульсный сигнал в следующем такте.Блок 11 коррекции информации работает таким образом, что при поступлении на его четвертый и пятый входы импульсных сигналов счетчики 38 и 39 считают число импульсов. Одновременно с этим первый же импупьс, поданный на первый вход, переворачивает триггер 37 так, что с его выхода поступает ю один из входов элемента И 35 разрешающий сигнал, При работе устройства поступление импупьсов на входы счетчиков 38 и 39 равных состояний и сигналы с их выходов, поданеае ю входы схемы 40 сравнения, вызывают цоявпвние разрешающего сигнала на одном иэ ее выходов. При этом с выхода эпемента 43 на другой вход элемента И 35 поступает разрешающий имцуиьс, который проходит на вход эпемента 42 задержки и через время задержки с выхода этого эц посту пает на второй вход триггера 37 и на установочные входы счетчиков 38 и 39, устанавливая их в нулевое состояние. Это снижает вероятность переполнения счетчиков 38 и 39 при длительной работе устройства.Одновременно разрешающий сигнап. с одного иэ выходов схемы 40 сравнения поступает на второй вход элемента И 34, вызывая при наличии разрешающего сигнапа с выхода элемента 41 обнуление тратера 36. Обнупенив этого триггера. также производится при поступлении на второй вход триггера разрешающего уровни с второго входа биока 11.Триггер 86 переводится в единичное состояние нри поступпении на его первый вход разрешающего уровня с третьего входа бпока 11. При действии ю втором входе блока 11 запрещающего уровня и разрешающих уровней на первом входе блока 11 и разрешающего сигнапа с вв- хода трщтвра 36 на выходе элемента 31 И проходит разрешающий сигнал, который поступает на входы элементов И 32 34 5 10373пирующие элементы 17,.повторители 18.элементы НЕ 19, элементы ИЛИ 20 и 21,элементы И 22-25, триггеры 26 и 27,элементы 28 и 29 задержки,Вщж 11 коррекции информации (фиг.3) 5содержит элемент НЕ 30, элементы И 3135, триггеры 36 и 37, счетчики 38 и39, схему 40 сравнения, элементы 41и 42 задержки и дифференцирующий элемент 43. 1 ОБпок 8 управпения (фиг.4) содержит.эпементы И 44-49, элементы НЕ 50 и51 и элементы ИЛИ 52 и 53,формирователь 5 работает так, чтопри изменении информации на одном из 15вго входов соответствующий дифференцирующий элемент 17 вырабв.тывает импупьсеай сигнал:,попожитвпьной иливтрицатепьной попярности в зависимостиот зНака изменения входного сигнала. 20Этот сигнал подается на входы соответствуюиов повторитепей 18 и инверторов19. Один иэ включенных повторитепей 18передает положительный сигюп на входэюмента ИЛИ 20. Отрицатепьный же 25сигюп передается туда же лишь со сменой полярности эпемвитом НЕ 19, В рвзупьтате, на выход элемента ИЛИ 20проходит положительный сигнал, которыйпоступает затем на входы элементов И 22и 23 и при наличии на других входахэтих эпвмвнтов раэрешакюех сигнаповцврвдавтся ю их выход и дапее ю входы триггеров 26 и 27. Так как ю первый и вторые входы формирователя 5 по-даются противофазные тактовые сигналы,при их изменении происходит поочередноевоздействие устанавпйвающих сигиаповиа входй триггеров 26 и 27. При действии разрвшакацего сигюпа на шине 14формироватепя 5 также поочередно, но впротивофазе с включением подсоединенных триггеров 26 и 27, происходит передача сигнапов через.эпементы И 24 и25. Сигюпы с выходов элементов И 24 4.и 25 поступают на вааы эпемвнтаИЛИ 21 и, пройдя его, поступают на второй выход формирователя 5. Также придействии на выходе одного из кратеров26 ипи 27 разрешающего сигнала и юпичии разрешающего сигюпа на чвтввр-.том входе формирователя 5, ои проходитчерве эпвмент И-МШИ 16 иа первый выход формирователя 5. С выхода впементаИ 24 .сигнап также поступает на входэпемвнта 28 задержки и через время за 55держки с его выхода постуиавт на второйвход тр; ".гера 26, сбрасывая его. Аиапогичным образом действует сигнал с вы346 8 элементов И-ИЛИ, 6. Бпок 8 управпення работает в соответствии с функпионапьным назначениеми связями погических эпементов, входящик в него,Устройство работает в режимах регистрации хранения и воспроизведения. Режимрегистрации по своему окончанию имеет.также подрежим перехода к режиму хранения,Начапьное состояние блоков и уэповустройства следующее: ячейки блоков 7и 10 обнупены, на шине 15 устройствадействует запрещающий уровень, на входах устройства могут действовать входные сигналы, на шину 14 поступают тактовый,сигнапна шину 13 подается разрешающий уровень, соответствующий режиму записи, счетчики 38 и 39 и триггеры Зо36 и 37 блока 11 обнупены, формирователь 5, блоки 8 и 11 работают в соответствии с поступпением на них сигнапов.При подаче на.шину 15 разрешающегоуровня в блоке 11 устанавливается вединичное положение триггер 36. Одновременно разрешающий сигнап поступаетна третьи входы эпементов И 44 и 45блока 8 управпения. При атом на третьем выходе блока 8 управпения появпяется Периодический разрешающий сигнап,который оттуда поступает на второй входбпока 10, вызывая запись сигнала наего информационном входе, а по заднему.фронту - увепичение на единицу адресаячейки памяти для спедующей записи.Еспи при этом на первом выходе формироватепя 5 действует также разрешающийсигнап, в бпок 10 записывается "1 ф.Одновременно разрешающий импупьоный сигнал действует и на втором вы Окоде формирователя 5, откуда он поступа-ет на четвертый вход бпока 8 управпенияи проходит на первый выход бпока 5 управпения, поступая далее с него на первый вхоабпока 7 памяти, что также вызывает мщьсь в него входного информапионато сигнапа,а по заднему фронту управпяющего сигнапа- уэепичение на единицу 7 1037 Если состояние счетчика 38 бопьше состояния счетчика 39, на другом выходе схемы 40 сравнения появпяется разрешающий сигнал, который, поступая на вход элемента И 33, проходит на его выход и далее на шестой выход бпока 11. При состоянии счетчика 38, меньшем состоя ния счетчика 39, разрешающий сигнал действует на третьем выходе схемы 40 сравнения и проходит через элемент 10 И 32 на пятый выход бпока 11. нбмеров ячеек памяти блока 7 для последующей записи; Одновременно записывается во все разряды бпока 7 информация,поступающая на его входы с выходов Таким образом, при напичии изменений входной информацни происходит запись ф 1 ф в ячейки памяти блока 10, а также информации в ячейку памяти бпока 7. При отсутствии изменений информации происходит пишь запись Оф в ячейки памяти блока 10 и увепичение их номеров дпя каждой последующей записи.: При дпитепьной регистрации на выходах бпоков 7 и 10 появпяются,считываемые импульсные разрешающие сигнапы, чиспо которых подсчитывается счетчиками 38 и 39 блока 11.Одновременно первым же разрешаю- щим сигналом на четвертом входе блока 11 взводится триггер 37 и в спучае оьсчета обоими счетчиками 38 и 39 равно го чиспа импульсов происходит обнуление счетчиков 38 и 39 и триггера 37. В режиме записи другие действия управпяющих и информационных сигналов не существенныы.По окончании действия разрешающего сигнала на третьей шине 15 на выходах блока 11 через элементы И 3234 появятся импульсы, При равных состояниях счетчиков 38 и 39 блока 11 разрешаю щий сигнап действует на входе эпемен та 43. Он проходит через эпемент И 34 на вход элемента 41 задержки и через время задержки с выхода этого элемента поступает на вход триггера 36, обнупяя его, поспе чего состояния бпоков и эпементов устройства, за искпючением бпока 7, равны начальному и соответствуют режиму хранения информации. При состоянии счетчика 38, бопьшем состояния счетчика 39, разрешающий сигнап действует на выходе схемы 40 сравнения блока 11. Он проходит оттуда через эпемент И 33 на выход бпока 11, далее через пятый вход бпока 8 управпения поступает на вход элемента ИЛИ 52, проходит его и через третий выход бпока 8 управления поступает на третий вход бпока 10. Сигнап изменяется в соответст вии с изменениями первого управпяющего сигнапа, вызывая каждый раз цо отрицатьпьному фронту увепичение на единицу номера считываемой ячейки бпока 1.0. Одновременно, в случае считывания ф 1", ,импульсные разрешающие сигналы посту9 1037пают на четвертый вход блока 11, увеличивая состояние счетчика 39. При достижении счетчиком 39 состояния, равногосостоянию счетчика 38, дапьнейшая работа проходит как описано дпя спучаяравных состояний счетчиков,При состоянии счетчика 38, меньшемсбстояния счетчика 39, разрешающийсигнал действует на выходе схемы 40сравнения. Он проходит оттуда через 16эпемент И 32 на выход блока 11, далеепоступает через шестой вход бпока 8 уп-равпения на вход элемента ИЛИ 53 ипроходит его через седьмой выход бпока8 управпения и поступает На первый вход 15бпока 7. Сигнап на первом управляющемвходе бпока 7 меняется в соответствиис изменениями первого упраипяющего сигнала устройства, вызывая каждый раз поотрицатепьному фронту увепичение на 20единицу номеров считываемых ячеек памяти, Одновременно, в спучаях считывания их с блока 7, разрешающие сигналыпоступают на пятый иход бпока 11,.уве, личивая состояние счетчика ЗВ, Поспе . 25достижения счетчиком 38 состояния,равного состоянию счетчшса 39, дальнейшая работа проходит, как описано дпяспучая равных состояний счетчиков 38и 39, , 30 В режиме хранения информации юпуотимо снятие всех управпяющих сигналов с иходои устройства. В этом случае бпоки памяти переведены в режим считывания, а подачей запрещающего сигнвпа на шину З 5 13 блока 11 обнулен триггер 37 и тем самым запрещено появление управпяющих сигналов нв его выходах. Других активных процессов в атом режиме не происходите40В режиме воспроизведения зарегистрированной информации на шину 14 также поступает тактующий периодический сиг нал, частота повторения которого выбирается, исходя из требований визувпьного 45 ипи машинного анапиэа информации, на шине 13 действует заирещающий уровень, Он удерживает оба бпока 7 и 10 в режиме считывания информации, запрещает прохождение управпяющего сигнапа по цепи апементы 51 и 52- эпемент, ИЛИ 21 - выход формирователя 5 на четвертый вход бпока .8 управления, удерживает в сброшенном состоянии триггер 37 бцока 11, запрещая тем самым выдачу из бпока 11 в бпок 8 управпения. В бпоке 8 управления запрещающий уровень ;с шины 13 поступает через эпемент 346 1 ОНЕ 50 на вход эпемента И 45 разрешающим уровнем. Прн подаче на шину 15 разрешающего уровня он поступает через третий вход бпока 8 управпения на вход элемента И 45, разрешая передачу через него тактующего сигнала на входы элементов И 46-48. Двпее работа устройства происходит в зависимости от сиг. капов, считанных иэ бпоков 7 и 10.При равенстве нулевых сигнапов на выходах бпоков 7 и 10 в бпоке 8 управ- пения разрешается передача тактовых сигналов по цепи элемент И 45 - эпемент И 47 элемент ИЛИ 53 - первый, выход блока 8 управпения - первый вход блока 7. При атом производится поспедоватепьное считывание ячеек памяти блока 7 Считанный сигнап поступает на седьмой вход бпока 8 управления, разрешает прохождение тактового сигнапа по цепи эпемент И 45 - эпемент И 46. эпемент ИЛИ 52 - третий выход блока 8 управления - второй вход бпока 10 и запрещает прохождение сигналов чефаз. элемент И 47. Это приводит к поспедоватепьному считыванию ячеек памяти блока 10. Процесс идет до считывания единицы из блока 10. Считанный сийнап из блока 10 поступает на второй вход блока 8 управления, вызывая прохождение сигнапа через эпемент И 49 на второй выход блока 8 управления и через эле мент И 48, элемент ИЛИ 53 на первый выход блока 8 управления, что приводит к занесению информационных сигнапов и регистр 9, а также к одному шагу в бпоке 7. Если при этом считывается опять единица из блока 7, то, как описано выше, производятся считывания ячеек памяти блока 10 до считывания 1, когда делается новый шаг в блоке 7 и передача новых информационных сигнапов в регистр 9. Информация в регистре 9 при этом соответствует регистрируемой зв исключением коротких сигналов помех. О действии помех и момент ре-. гистрации можно судить по напичию ф 1 ф в ячейках памяти блока 7 нпи бпокв 10 при сохранении неизменной информации.Бпагодаря использова нню формирователяя 5, блока 11, бпока 10, счетчика 4, эпементои И-:ИЛИ 6, а также соответст вующему выпопнению формироватепя 5 бпоков 11 и 8 и связей между ними в режиме регистрации непрерывно фиксируется информация и дискреты времени, в течение которых изменялась информация ппи действовали помехи, также при не 11 1037340 1 гбграниченной длительности регистрации числа каналов записи. В то же время, фиксированная информация сохраняется при необходимости регистрации кратко- в устройстве (в пределах объема памяти) временных помех с помощью известного и при необходимости воспроизводится устройства требуется уменьшить период без искажений. По сравнению с извест тактуюшего сигнала до меньшей длитель ным устройством в предлагаемом тре-"; ности помехи, что чрезвычайно увеличиФ буется меныций о 6 ьем памяти, так как емкостьпамяти устройства, т.е. предлагаячейки памяти расходуются на фиксацию . емое устройство оказывается более ининформации при ее изменении и воздейст формативным, обладает, меньшей емкостью вии помехи на фиксацию дискретов вре памяти и работает с более низкими такмени. Выигрыш возрастает с увеличением товыми частотами.