Множительное устройство

(51) 60 ПИСАН И АВТОРСКОМУ ОБ Н ТЕЛЬСТ Вафой ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(53) 681,325 088.8)56) 1, Авторское свидетельство СССРИ 647686, кл. 606 7/52, 1977,2. Карцев М.А. Арифметика цифровыхмашин. М., "Наука", 1969 с, 403407, рис. 4-7 (прототир),54)(57) МНОЖИТЕЛЬНОЕ УСТРОЙСТ 80,содержащее регистры первого и второгосомножителей регистр памяти поразрядных сумм, регистр памяти переносов, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия,в устройство введены блок кодирова"ния, регистр поправки и блок разрешающих элементов, причем первая группа входов блока разрешающих элемен"тов соединена с выходами соответствующих разрядов регистров первогои второго сомножителей, вторая группа входов блока разрешающих элемен"тов соединена с выходами соответст" .вующих разрядов регистра поправки,а входы третьей группы блока раз"решающих элементов объединены и соединены соответственно с выходамимладших разрядов регистров первогои второго сомножителей, первый входкаждого разряда блока кодированиясоединен с выходом соотстветствующе"го разряда регистра памяти поразрядных сумм, второй вход каждогоразряда блока кодирования соединенс выход" соответствующего разрядарегистра памяти переносов, остальные входы каждого разряда блокакодирования соединены с выходами 801024909 А соответствующего разряда блока разрешающих элементов, выход поразрядной суммы каждого разряда блока кодирования соединен с входом разряда регистра поразрядных сумм более младшим, чем данный на количество разрядов в одной группе, а каждый выход переноса блока кодирования соединен с входом разряда регистра переносов более младшим, чем данный на количество разрядов в одной группе,2, Устройство по и. 1, о т л и " ч а ю щ е е с я тем, что блок кодирования содержит г 1/2 узлов кодирова-. ния групп, каждый из которых содержит первый и второй дешифраторы, первый, второй, третий и четвертый входы которых являются соотстветственно первым, вторым, третьим и четвертым входами узла кодирования С групп, первый, второй, третий, чет" вертый и пятый элементы ИЛИ, первый и второй элементы ИЛИ-НЕ, сумматор по модулю два, первый и второй элементы И."ИЛИ,выходы которых являются соотстветственно младшим и старшим выходами переноса узла кодирования групп, выходы первого.дешифратора соответственно соединены с входамипервого и второго элементов ИЛИ и первого элемента ИЛИ-НЕ, а выход старшего разряда первого дешифратора соединен с первыми прямыми входами первого и второго. элементовИ-ИЛИ, выходы второго дешифратора )фв соответственно соединены с входами третьего, четвертого и пятого элементов ИЛИ и второго элемента ИЛИНЕ, а выход старшего разряда второго дешифратора соединен с вторым прямом входом второго элемента И-ИЛИ, вы102 М 909 Составитель В. ГусевТехред И,Тепер як РедакторВ. Данк Корректор каз 396 ИП 1303 ектная,филиал ППП "Патент", г. Ужгород, у тираж 706 осударственного елам иэобретени Москва, Ж, Р Подписноемитета СССРоткрытийская наб д, 11024909 1Изобретение относится к вычислительной технике и предназначенодля перемножения И -разрядных двоичных чисел,Известны множительные устройства,содержащие регистры множимого, множителя, памяти переносов и сумматор 11 ДТакие устройства, работающие попринципу последовательного суммирования слагаемых, образуемых путемсдвига множимого на 1, 2 п - 1 разрядов, обладают невысоким быстродей-ствием.. Наиболее близким к изобретениюявляется множительное устройство, со"держащее регистры первого и второгосомножителей, регистр памяти поразрядних сумм и регистр памяти переносов 1 21 .Недостатком данного устройстватакже является невысокое быстродействие.Целью изобретения является повышение быстродействия множительногоустройства.Йоставленная цель достигаетсятем, что в устройство, содержащеерегистры первого и второго сомножите"лей, регистр памяти поразрядных сумм поправки, а входы третьей группы . блока разрешающих элементов объединены и соединены соответственно с выходами. младших разрядов регистров пер вого и .второго сомножителей, первыйвход каждого разряда блока кодирова"ния соединен с выходом соответствующего разряда регистров памяти поразрядных сбам, второй вход каждого 20 разряда блока кодирования соединенс выходом соответствующего разрядарегистра памяти переносов, остальные входы каждого разряда блока кодирования соединены с выходами со ответствующего разряда блока разрешающих элементов, выход поразряднойсуммы каждого разряда блока кодирования соединен с входом разряда регистра поразрядных сумм более младЗц шим, чем данный на количество разход первого элемента ИЛИ-НЕ соединенс первым входом сумматора по модулюдва, второй вход которого соединенс выходом третьего элемента ИЛИ, авыход является выходом. поразряднойсуммы старшего разряда узла кодирования групп, выход первого элементаИЛИ является выходом поразрядной суммы младшего разряда узла кодированиягрупп, выход второго элемента ИЛИсоединен с вторым прямым входом первого элемента И-ИЛИ и первым инверсным входом второго элемента И-ИЛИ,выход первого элемента ИЛИ-НЕ соединен с третьим прямым входом первогоэлемента И-ИЛИ, выход четвертого элемента ИЛИ соединен,с четвертым прямым и первым инверсным входамипервого элемента И-ИЛИ и с вторыминверсным входом второго элементаИ-ИЛИ, выход пятого элемента ИЛИ соединен с третьим прямым входом второго элемента И-ИЛИ, выход второгоэлемента ИЛИ-НЕ соединен с пятым прямым входом первого элемента И-ИЛИ. 3. Устройство по и. 1, о т л иц а ю щ е е с я тем, цто блок разре-;шающих элементов содержит Ь 1 элемен-,тов И-ИЛИ, причем первыи и второйпрямые входы каждого элемента объединены и .являются первой группойвходов блока разрешающих элементов,третий прямой и первый инверсныйвходы объединены и являются второйгруппой входов блока разрешающихэлементов, четвертый прямой и второйинверсный входы объединены и являютсятретьей группой входов блока разре"шающих элементов, выходы элементовИ-ИЛИ являются выходами блока разрешающих элементов,2и регистр памяти переносов, введены блок кодирования, регистр поправки .и. блок разрешающих элементов, при, чем первая группа входов блока раэ решающих элементов соединена с выходами соотстветствующих разрядов ре" гистров первого и второго сомножите , лей, вторая группа входов блока раз"решающих элементов соединена с выхода.1 О ми соответствующих разрядов регистра1024909 3рядов в одной .группе, а каждый выход переноса блока кодирования соединен с входом, разряда регистра переносов более младшим, чем данный на количество разрядов в одной группе,Кроме того, блок кодирования содержит и/2 узлов кодирования групп, каждый из которых содержит первый и второй дешифраторы, первый, второй, третий и четвертый входы которых явля 10 ются соответственно первым, вторым, третьим и четвертым входами узла кодирования гоупп,.первый, второй, третий, четвертый и пятый элементы ИЛИ; первый и второй .элементы ИЛИ-НЕ, И сумматор по модулю два, первый и второй элементы И-ИЛИ, выходы которых являются соответственно младшим и старшйм выходами переноса узла кодирования групп, выходы первого дешиф . ратора соответственно соединены с входами первого и второго элементов ИЛИ и первого элемента ИЛИ-НЕ, а выход старшего разряда первого дешифратора соединен с первыми прямыми 23 входами первого и второго элементов И-ИЛИ, выходы второго дешифратора соответственно соединены с входами . третьего, четвертого и пятого элемен тов ИЛИ и второго элемента ИЛИ-НЕ, щ а выход старшего разряда второго дешифратора соединен с вторым прямым входом второго элемента И-ИЛИ, выход первого элемента ИЛИ-НЕ соедйнен с первым входом сумматора по модулю два, второй вход которого соединенМ с выходом третьего элемента ИЛИ, а выход является выходом поразрядной суммы старшего разряда узла кодирования групп, выход первого элемента ИЛИ является выходом поразрядной суммы младшего разряда узла кодирования групп, выход второго элемента ИЛИ соединенс вторым прямым входом первого элемента И-ИЛИ и первым инверсным входом второго элемента .45 И-ИЛИ, выход первого элемента ИЛИНЕ соединен с третьим прямым входом первого элемента И-ИЛИ, выход четвертого элемента ИЛИ соединен с четвертым прямым и первым инверсным входами первого элемента И-ИЛИ и с вторым инверсным входом второго элемента И-ИЛИ, выход пятого элемента ИЛИ соединенс третьим прямым входом второго элемента И-ИЛИ, выход ЗЗ вторбго элемента ИЛИ-НЕ соединен с пятым прямым входом первого элемента И-ИЛИ. При этом блок разрешающих элемен. тов содержит. 2 п элементов И-ИЛИ, причем первый.и второй прямые входы ,каждого элемента объединены и явля. ются первой группой входов блока разрешающих элементов, третий прямой и первый инверсный входы объедине ны и являются второй группой входов ,блока разрешающих элементов, четвер" тый прямой и второй инверсный входы объединены и являются третьей группой входов блока разрешающих элементов, выход элементов И-ИЛИ являются выходами блока разрешающих элементов.На Фиг. 1 приведена функциональ" ная схема множительного устройстваф на фиг, 2 - Функциональная схема узла кодирования группы:.Множительное устройство содержит регистр 1 первого сомножителя, на параллельные входы которого по первым числовым шинам 2 подаются разряды первого числа, регистр 3 второго сомножителя, на параллельные входы которого по вторым числовым шинам 4 подаются разряды второго числа, регистр 5 памяти поразрядной суммы, регистр 6 памяти переносов, регистр 7 введения поправки, блок о разрешающих элементов, блок 9 кодировайия. Для двухразрядной группы в каждом раз" , ряде блока 8 разрешающих элементов содержится два элемента И-ИЛИ 10. Яа входы 11 и 12 первого и второго эле" ментов И-ИЛИ 10 каждого разряда подаются сигналы с выходов 13 и 14 соответствующего разряда регистров 1 и 3 первого и второго сомножителей.На входы 15 и 16 первых и вторых элементов И-ИЛИ 10 всех разрядов подаются сигналы с выходов 17 и 18 младших разрядов соответственно регистров 1 и 3 первого и второго сомножителей. На входы 19 обоих элементов И-ИЛИ 10 каждого разряда подается сигнал с вы" хода 20 соответствующего разряда регистра 7 введения поправки. Каждый . элемент И-ИЛИ 10 имеет один выход, а в одном разряде блока 8 разрешающих элементов образуется два выхода 21- и 22, сигналы которых подаются на первый и второй входы соответствующего разряда узла 23 кодированиягрупп, входящего в состав блока 9 кодирования, На первые входы каждого разряда узла 23 кодирования групп подаются сигналы с выходом 24 соответствующих разрядов регистра 5памяти поразрядной суммы, а на вторые входы - сигналы с выходов 25 соответствующих разрядов регистра 6 памяти переносов, в которых записаны переносы из младшей по весу на один 5 группы по отношению к данной. Сигналы с выходов 26 и 27 поразрядной суммы подаются на входы 28 разрядов регистра 5 поразрядной суммы соответственно младших по весу, чем данные выходы, на одну группу. Сигналы с выходов 29 младшего и 30 старшего разрядов переносов подаются на входы 31 разрядов данной группы регистра 6 памяти переносов, но так, цтобы различие в весе составляло одну группу. Результат получают на выходах 26 и 27 поразрядной суммы самого млад" щего по весу узла 23 кодирования групп и подают на выходные шины 32. 20 Узел 23 кодирования групп содержит дешифратор,33 младшего разряда. группы, дешифратор 34 старшего разряда группы, элемент ИЛИ 35, на входы которого подаются сигналы с выходов дешифратора 33 младшего разряда, элемент ИЛИ-НЕ 36, на входы которого подаются сигналы с выходов дешифратора 33 младшего разряда, элемент ИЛИ 37, на входы которого подаются сигналы с выходов дешифратора 34 старшего разряда, сумматора 38 по модулю два элемент ИЛИ 39, на входы которого. подаются сигналы с выходов дешифра-. тора 34 старшего разряда, элемент ИЛИ-НЕ 40, на входы которого подают ся сигналы с выходов дешифратора 34 старшего разряда, элемент ИЛИ 41, на входы которого подаются сигналы с выходов дешифратора 33 младшего разряда, элемент И-ИЛИ 42, элемент ИЛИ 43, на входы которого подаются сигналы с выходов дешифратора.34 старшего разряда и элемент И-,ИЛИ 44.45Устройство работает следующим образом.Рассмотрим в качестве примера перемножение двух положительных шестирядных двоичных чисел, которые являются правильными дробями, Умноже".50 ние производится одновременно на один разряд множителей в одном цик". ле. Первый сомножитель Х =( О. 1101 1)(27/32 о , второй сомножительа. (0,11001) =(25/32),1 О, Первый со" множитель служит одновременно первьи множимым и множителем для второго множимого, а второй сомножитель " одновременно вторым множимым и множителем для первого множимого,Схема умножения представлена втабл. .Результат умножения С= Х 3 ==( 675/1024)о . На диа г рамме умноженияприведенного примера сверху показано,умножение с помощью последовательного суммирования слагаемых при одном.множимом и одном множителе, а такжевычислен результат.Циклы вычислений процесса умноже"ния двух множимых одновременно надва множителя и результат этого умножения, разряды которого подчеркнуты, представлены в табл. 2.Перед процессом умножения разряднуюсетку разбивают на группы с одинаковым количеством разрядов (м), равным удвоенному количеству разрядовмножителей (к ), одновременно исполь"зуемых в одном цикле (м2 к). Количество циклов вычислений г равноближайшему большему целому к разряд"ности чисел И, поделенной на количество разрядов множителей к, накоторые одновременно производитсяумножение в одном цикле, р= ) и/к(,С каждым циклом происходит исклюце"ние иэ вычислений тех разрядов сомно.жителей, которые были использованыв данном цикле как множители. Вобщем случае процесс умножения может быть представлен как процессобразования совокупностей кодовсостояний для исходных чисел, раэби .тых нагруппы содинаковым количеством. разрядов и полученных из двух чисел ре-зультата предыдущего цикла вместе собоими множимыми, взятыми в конъюкции с соответствующими данному циклуразрядами их множителей.Иежду разрядами сомножителей одина.кового весе образуют. только однуконъюкцию, Разряды младшей группыданного цикла вычислений являются со"ответствующими разрядами общего результата умножеиия, а оставшаяся со-вокупность кодов состояний образуетдва числа результата данного цикла.Для приведенного примера в первомцикле исходными четырьмя числамиявлются нули, а также первое и второе множимые, взятые в конъюкции сих множителями веса ( -5 ). Эти двамножимых образуют на диаграмме умножения по форме "угол", обозначенныйсимволом (,1/. Для четырех чиселкаждой группы их двух разрядов определяют код состояний. ц одном цик-. ле для всех групп коды состояния определяют одновременно В первом цикле разряды младшей группы являются двумя младшими разрядами результата, а остальная совокупность кодов сос" тояний образует два числа результата 1-го цикла, Получаемые разряды результата на диаграмме подчеркнуты. Во втором цикле исходные числа обра- О зуют из. двух чисел. результата 1"го цикла, а также из первого и второго . множимых, взятых в конъюкции с разрядом их множителей веса -4 ). Разряд :сомножителей беса ( -5) больше в ум ножении не участвует, Эти два множимых на диаграмме умножения образую фигуру в виде "угла", обознаценйую симоволом2). Снова для. четырех чисел каждой группы из двух разрядов 20 определяют код состояния. Для всех групп в цикле коды состоянии опре.-. . деляют одновременно. После чего полу чают.два следующих разряда результата умножения и два числа результата 25 .2-го цикла, В следующих циклах производятся аналогичные операции по .образованию кодов состояний в груп- пах, и за шесть одинаковых цикловполучаются все разряды результата умножения. Пусть устройство умножа". ет в каждом цикле на один разряд множителей, и перемножаются два положительных цисла, В регистры 1 и 3 первого и второго сомножителей пО ,числовым шинам 2 и 4 соответственно. записываются оба перемножаемых числа в прямых кодах. В регистры 5 и 6 памяти записываются нули. После записи на первых выходах, 21 и на вто 4 О рых выходах 22 каждого разряда блока 8 разрешающих элементов образуются соответственно разряды первого и второго множимых, взятых в конъюкци с младшим разрядом их множитвлей дляприведенного примера веса 1, -5, таккак на входы 12 разрешаацих элементов10 каждого разряда, соответственно :для первого и второго множимых, по;даются сигналы с выходов 13 и 14 .соответствующих разрядов регистров :1 и 3 первого и второго сомножителей.На входы 15 разрешающего элемента10 для первого множимого всех разрядов подается разрешение с выхода ь.17 младшего разряда регистра 3 со;Ы множителей, а на входы 16 всех разрядов разрешающего элемента 10 длявторого множимого - разрешение с вы 7 1024909 8хода 18 младшего разряда регистра1 сомножителей Для перемноженияположительных чисел подача сигналовна входы 19 в разрешающих элементах10 не требуется, Количество разрядовв блоке 9 кодирования равно для положительных чисел разрядности регистров 1 и 3 В блоке кодирования содержатся одинаковые узлы 23 кодированиягрупп, На входы одного разряда пода ются сигналы с выходов.21 и 22 разрешающих элементов 1 О соответствую-щего разряда ( элементы "угла" ), сигнал .с выхода 24 регистра 5 поразрядных сумм данного разряда, сигналс выхода 25 данного разряда регистра6 памяти переносов. Разряды, более.младшие по весу, чем данные на однугруппу, были записаны в этой группев предыдущем цикле. На выходах 26и 27 поразрядной суммы И 29, 30 переносов данной группы образуется кодсостояния данной группы. На выходах26 и 27 поразрядных сумм младшейгруппы блока 9 кодирования получаютразряды общего результата умноженияданного цикла. После записи чиселв регистры 1 и 3 на этих выходахполучают первую группу разрядов результата, после прихода первого тактового импульса получают вторую группуразрядов результата и т,д. На выхо"дах блока 9 кодирования Образуютсясовокупности кодов состояний, кото"рые связаны кроссировкой с входамиразрядов регистров 5 и 6 памяти ипредставляют собой два числа результата прошедшего цикла. После приходаочередного тактового импулвса одновременно на все регистры 1, 3, 5, 6и 7 в регистрахи 3 сомножителейпроизводится сдвиг чисел с выведением младшего разряда чисел 1,при умножении на один разряд множителейв цикле), в регистре 7 сдвигаетсяединица, а в регистры 5 и 6 памятизаписываются два числа результатапредыдущего цикла со сдвигом на однугруппу в сторону исключения младших разрядов После этого на входахблока 9 кодирования образуются элементы следующего "угла" и двух чисел результата предыдущего цикла,а на его выходах, через время срабатывания блока Ь разрешающих элементов ии блока 9 кодирования, - соответствующая группа разрядов общего результата умножения и два числа результатаданного цикла. После прихода, следую11 1021909 12 результата. второго цикла и следующие в конец. интервала умножения определя. два разряда общего результата умно- .2 З ется появлением единицы в разряде жения, С каждым циклом после очеред"ного тактового импульса значениепоправки"смещается, это смещениеуправляется единицей, проходящейна один старше младшего разряда регистра 7. Появление единицы в этом разряде регистра 7 дает разрешение на запись новых чисел и установку через регистр 7 введения поправки. В. ЗЕ устройства в исходное состояние.остальном перемножение чисел в до- .установку в исходное можно осуществполнительных кодах не отличается ,лять принудительно извне. Таким обра от перемножения положительных чисел, зом, специального блока управления ,это означает, что процесс умножения -для предлагаемого устройства не тре. одновременно двух множимых на два .з. буется. множителя остается без изменения,количество циклов в обоих случаях Таким образом, предлагаемое устравно И,. ройство имеет более высокое по срав. нению с известным быстродействиезаложенное в принципе работы, таКкак использование блока кодирования Если в устройство с поправкойперемножаются положительные числато в Ь+ 1 .и и разрядах регистров 1 и 3 при записи .чисел записываются , дает выигрыш в быстродействии на нули, и вводимая поправка Равна нулю .величину времени. распространенияпо обеим ветвям "углов". В предлагае- сигнала переноса по всей разрядности мом устройстве введение поправкисумматора в известном устройстве. первого "угла", а с выходов регист-производится автоматически по анализу ров 5 и 6 - начальные условия перво- знаковых разрядов перемножаемых чи-. го цикла После первого тактового сел без. каких-либо изменений в проимпульса одновременно на все регист- . цессе умножения, Положительный резуль ры 1 3 5 6 и 7 в регистрах 1 и 3 5. тат получается в прямом коде, отри- числа сдвигаются на один разряд с цательный в дополнительном. После товыводом младшего разряда справа и за- го, как единица, проходящая через писью нулей слева, в регистре 7 еди- регистр 7, достигнет разряда на один ница переписывается в И-й разряд, старше младшего разряда, то это оэа в таб +1-й записывается ноль, в ре- , 1 в начает окончание цикла умножения, гистры 5 и 6 записываются состояния . Следующим тактовым импульсом эта ,выходов блока 9 кодирования со сдви" единица переписывается в И +1-й разряд гом:на два разряда,. В освобождающих-. регистра 7 1,в регистре 7 для ися разрядах регистров .5 и 6 можетдолжна быть только одна единица), в быть записана любая информация. 1 регистры 1 и 3 записйваются новыеРабота устройства описывается для числа, в регистры 5 и 6. памяти эапи" группы. в два разряда, После первого ,сываются начальные условия первого тактового. импульса с выходов 21 и цикла и производятся соответствующие 22 разрешающих элементов й-го разряда установки в исходное. Регистр 7 вве" . выдается значение поправки второго. 30 .денияпоправки является одновремен" ."угла",: в Ь +1 разрядах регистров 1 и но счетчиком. циклов, так как в нача записаны нули, на выходах блока ле интервала умножения единица в нем "9 кодирования образуются два числа находится в старшем 1,И +1 м разряде,(2) 0 0 0 0 (3) О О О О О (4) О 1О 1 1 ( 5.) 0 1 1 0 1 1 ( 6) О О 0 0 0 0е е ее е ее е е ае е е е а в е е ее Ф е е е 4 а е е ю е а й е е 4 е е е е ав,е 444 е е е С 67 У 1924 О, 1 00О 0 0 0 1Ф е ае е е 4.е е е е е е е е е е а ОО 0 0 в 4 е е в авью е м м 44 е м м 4 а01 э л,т та (О) (1) (2) (3) ("4) (5) (-6) (7) (8) ("9) ( 16) ) в е ве е е е 4 е 4 е а е в ае в м а е е в е а в е е е е е е е а е е ее е ав а а а 4 в е в м в Ф ае е в а е м е е е е в Ф ав е м. ьа вь ьа аь еИсходные(нули) Циклы е е е е е е а е е е а в еь е 44 в а е ае а е е 4 е ев е е а е е ев е е в ае ав Фе Ф а Ф е в а е е е е е е ьв.4 Ь е е м о о ) ) 1 (1) е е ь в е е еее в а 4 е е е е е е е е е аь е ае ав е аь м а а е е в е е е в ав а е е м Ф 4 ФФ в а й а 4,ьм в маавейввВО 00: О 1 0ев ае Феееевемеемеееевеееваеевеммюеееммеаь а )й)о о, о оо ) ) о Процесс умножения: одновременно двух множимых О 0 0 а, а е а е а ю е в ь е е а е 4 е е ю в м е е е еЙ ю е е е ав е ю е е в аыее е е в е ьме а Ф а авва)еав 4 вееваемеюаамемв 4 ееееемаваеве ю ае м вава 4 еаееееевФееавееееевевамвма О 11 .ОО 0еев 4 авеавааеевавмьеаа 4 вваваеваавееееевавачемамаевавФ вмеевееееввмамввееа в ааа ва ееамааввеееваваее о ) о С 6)ае.ю ваемееемчевав Ъ а в в е е ав е е ю е е е Ф а в а е е е м е е в е е ав Знак О реэуль"тата П р и м е ч а н и е . Раэряды, вьаедаие эа разряднув сеткуЬеэультатаьне учитываются. в е а а ее в е е ю е е а ав Ф Фаь е е е в е е е е е а ав е а е е вь ав е а а е а е ее е в а е в е е а е е е а е е а а а е е 4 ееевееаеееевеавваееаеюеев 4 юевеаееавввеааввеаьвеееамамеа%1 заносятся в начальные 1 условия 1 его цикла еЕееееееттееетееееетеееее еееееееюее Вес резульетата О. 0 О 0 0 1. О 0 0 1 1 СщЗУ 1024