Устройство микропроцессорного управления и обработки информации

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(61)Дополнительное к авт. свид-ву(22) Заявлено 090879 (21) 2814052/18-24 Я 1) М, Кд З с присоединением заявки ЙВ(23) Приоритет О 06 Г 15/00 Госуларственный комитет СССР по лелам изобретений и открытий(72) Авторы изобретения Специальное конструкторское бюро систем автоматическогоуправления(71) Заявитель 54) УСТРОЙСТВО МИКРОПРОЦЕССОРНОГО УПРАВЛЕНИЯ И ОБРАБОТКИ ИНФОРМАЦИИ Устройство относится к вычислительной технике, а именно, к средстваммикропроцессорного управления,Известно микропроцессорное устройство, состоящее из микропроцессора,элемента памяти и элемента вводавывода. Такое устройство позволяетпрограммным путем выполнять различные функции управления и обработкиинформации 1).Недостатком данного устройстваявляется непосредственное подключениек микропроцессору элементов памятии ввода-вывода, что вызывает значительные трудности при расширенииобъема подключаемого оборудования иорганизации прерываний,Наиболее близким к предлагаемомуявляется микропроцессорное устройство, содержащее микропроцессор, контроллер интерфейса (системный контроллер с адресными буферами и генератором), модуль приоритетного прерывания, элементы памяти, элементыввода-вывода, интерфейсную магистраль (шина адреса, шина данных, шинауправления) 2).Недостатком известного устройства является недостаточное эффективноеиспользование интерфейсной магистрали, при подключении к ней нескольких активных устройств, что в своюочередь значительно снижает проиэводительность микропроцессорных систем, а также ограничивает возможности( их использования.Цель изобретения - повышение производительности и расширение диапаэона использования.Поставленная цель достигаетсятем, что в устройство микропроцессорного управления и обработки информации, содержащее микропроцессор,контроллер интерфейса, блок приоритетного прерывания, блок памяти иблок ввода-вывода, причем вход-выход микропроцессора соединен с первымвходом-выходом контроллера интерфейса, второй вход-выход которогочерез интерфейсную магистраль соединен с входами-выходами блока памяти,блока приоритетного прерывания, ипервьм входом-выходсм блока вводавывода, первый вход микропроцессора 25 соединен с выходом блока приоритетного прерывания, введены блок приоритетного распределения интерфейсной магистрали, блок управленияасинхронным обменом и триггер эапро са, причем вход-выход блока приориВНИИПИ Заказ 565 3/73 ТиРаж 731 Полписное Филиал ППП "Патент" б 947867 Ужгород,у оектная,4тетного распределения интерфейсной магистрали через интерфейсную магистраль подключен к входам-выходам блока приоритетного прерывания, входы блока управления асинхронным обменом, блока ввода-вывода подключены 5 через шину разрешения к выходу блока приоритетного распределения интерфейсной магистрали, вход-выход блока управления асинхронным обменом подключен к входу-выходу конт роллера интерфейса, а первый выход блока управления асинхронным обме - ном - к второму входу микропроцессора, единичный и нулевой вХоды триггера запроса подключены к вы ходу контроллера интерфейса и второму выходу блока управления асинхронным обменом соответственно, выходы триггера запроса и второй вход- выход блока ввода-вывода через шину запроса подключены к входу блока приоритетного распределения интерФейс ной магистрали.Кроме того, блок управления асинхронным обменом содержит три триггера, формирователь импульсов, эле - мент задержки, элемент И и генератор тактовых сигналов, причем вход формирователя импульсов является. входом блока, выход Формирователя импульсов подключен к единичному входу первого триггера, единичный выход которого через элемент задержки подключен к,синхронизирующему входу второго триггера, единичный выход которого соединен с первым входом элемента И, выход которого соединен с информационным входом третьего триггера, единичный выход которого соединен с нулевым входом второго триггера, нулевой выход 40 третьего триггера - с синхронизирующим входом первого триггера, синхронизирующий вход третьего триггера с выходом генератора тактовых сигналов и является первым выходом блока, выходы первого и второго триггеров и второй вход элемента И являются входом - выходом блока, выход третьего триггера является вторым выходом блока.50 35 Причем, блок приоритетного распределения интерфейсной магистрали содержит регистр, два дешифратора, формйрователь импульсов, узел приоритетного сравнения и элемент задерфи, причем информационный вход узла приоритетного сравнения соединен с выходом регистра, стробирующий вход узла приоритетного сравнения соединен с выходом элемента за держки, информационный и синхронизирующий выход узла приоритетногоФ сравнения соединен с соответствующими входами первого дешифратора, группа выходов которого является вы ходом блока, синхрониэирующий вход регистра соединен с выходом второго дешифратора, исполнительный вход которого еерез формирователь импульсов соединен с входом элемента задержки, информационный вход регистра, адресный и исполнительный входы второго дешифратора и вход элемента задержки являются входом-выходом блока, группа входов запроса узла приоритетного сравнения является входом блока.На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 - блок-схема блока приоритетного распределения интерфейсной магистрали; на фиг.3 - блок-схема контроллера интерфейса; на Фиг.4 блок"схема блока управления асинхронным обменом; на фиг.5 - блок-схема микропроцессора; на фиг.6 алгоритм работы микропроцессора,Устройство содержит блок 1 приоритетного распределения интерфейсной магистрали, блок 2 приоритетного прерывания, контроллер 3 интерфейса, микропроцессор 4, блок 5 управления асинхронным обменом, триггер 6 запроса, блок 7 памяти, блок 8 ввода-вывода, интерфейсная магистраль 9, шина 10 запроса, шина 11 разрешения 11.Блок 1 приоритетного распределения интерфейсной магистрали содержит формирователь 12 импульсов, регистр 1 3, дешифратор 14, узел 15 приоритетного сравнения, элемент 16 задержки, дешифратор 17.Контроллер 3 интерфейса содержит элемент И 18, первый и второй групповые клапаны 19 и 20, первый и второй регистры 21 и 22; триггер 23, элемент 24 задержки, шифратор 25.Блок 5 управления асинхронным обменом содержит формирователь 26 импульсов., элемент 27 задержки, элемент И 28, генератор 29 тактовых сигналов и триггеры 30 - 32.Микропроцессор 4 содержит буфер данных 33, арифметикологический блок 34 (АЛУ), регистр 35 команд, дешифратор 36 инструкций, регистры 37 общего назначения, счетчик 38 команд, регистр 39 адреса, буфер 40 регистра адреса, блок 41 синхронизации и управления. В устройстве применен микропроцессор серии К 580 ИКЯО,К 0.348.393 ТУ.Предлагаемое устройство обеспечивает функционирование в следующих режимах: органиэации программного обмена 1 организации прерывания микропроцессора 1 организации активного доступа к интерфейсной магистрали.Режим органиэации программногообмена.Работа устройства в этом режимеосуществляется под воздействиеммикропроцессора 4, который выполняет операции записи информации вблоки памяти и ввода-вывода, атакже операции чтения информации 5из блоков памяти и ввода-вывода.В начале каждого машинного циклаобращения к блоку памяти или блокуввода-вывода в такте Т 1 микропроцессор 4 устанавливают на адресных шинах код адреса, а на шинах данныхкод состояния микропроцессора. Контроллер 3 в соответствии с кодомсостояния осуществляет формированиеинтерфейсного исполнительного сигнала, а также вырабатывает сигналнеготовности, который подается навход ГОТОВмикропроцессора. Втакте Т 2 микропроцессор выдает нашины данных информационные сигналы(или подключает шины данных дляприема информации). К этому моментумикропроцессор 4 совместно с контроллером 3 заканчивают формированиевсех сигналов, необходимых дляобмена информацией, однако подключение их к интерфейсной магистралине производится до тех пор, покана это не будет получено разрешениеот блока 1. Для этого контроллер 3через время 7 после выдачи микро -процессору сигнала неготовностивзводит триггер б в единичное состояние . При этом с выхода триггера бна одну из линий шины 10 подаетсясигнал запроса доступа к интерфейсной магистрали, Блок 1 фиксируетданный запрос и в случае, если попо интерфейсной магистрали не производится цикл обмена другим активнымустройством и нет запроса более высоким приоритетом, выдает по соответствующей линии шины 11 сигналра зреше ни я .По этому сигналу блок 5 начинаетвырабатывать последовательность сигналов управления, поступающих наконтроллер 3, которые обеспечиваютподключение к интерфейсной магистра-.ли сигналов микропроцессора,В случае выполнения микропроцессором операции записи к интерфейсной,магистрали подключаются сигналы адресные АДР, информационные ИНФ и снекоторой задержкой Г исполнительныйсигнал записи ЗАП. Адресуемый блокпамяти или блок ввода-вывода, принявсигнал записи ЗАП, осуществляет приемвыданной микропроцессором информациии отвечает сигналом ответа ОТВ.При выполнении микропроцессоромопераций чтения в интерфейсную ма- Югистраль выдаются адресные сигналыАДР и исполнительный сигнал чтенияЧТН, а информационные входы контроллера 3 подготавливаются для приемаинформации. По сигналу чтение ЧТН 65 адресуемый блок выдает в интерфейснуюмагистраль информационные сигналы исопровождает их сигналом ответа ОТВПриняв сигнал ответа ОТВ, контроллер 3 устанавливает на шине ГОТОВ микропроцессора сигнал. готовности, а в случае выполнения операций чтения производит также занесение информационного сообщения в буферный регистр (расположенный вконтроллере 3),Блок 5 управления асинхроннымобменом по сигналу ответ .ОТВ организует отключение сигналов микропроцессора от интерфейсной магистрали.Сначала отключается исполнительныйсигнал ЗАП и ЧТН. На это адресуемыйэлемент отвечает сбросом сигналаответ ОТВ (а при операциях чтенияи сбросом информационных сигналовИНФ) . После сброса сигнала ответ ОТВблок 5 отключает адресные сигналы(при операциях .записи и информационные), а также устанавливает триггерб в нулевое состояние, что вызываетсброс сигнала запроса интерфейсноймагистрали. При этом блок 1 сбрасывает сигнал разрешения, соответствующий данному сигналу запроса.В этот момент сигналы микропроцессораполностью отключены от интерфейсной магистрали и ее используютдругими активными устройствами,подключенными к ней.Микропроцессор анализирует сигналготовности в конце такта Т 2. Если кэтому моменту времени уже произведенцикл обмена (следовательно на входеГОТОВ" микропроцессора установленсигнал готовности), то микропроцессор переходит в такт ТЗ и осуществляет выполнение внутренних операцийВ случае, когда к концу такта Т 2еще не произведен цикл обмена, тона входе ГОТОВ присутствует сигнал неготовности и микропроцессорвходит в режим ожидания ТИ, Это происходит, например, при работе с медленно действующим блоком ввода-выв ода,Микропроцессор входит в режим ожидания и в том случае, при запросе устройством интерфейсной магистрали по ней производится цикл обмена внешним активным устройством. Блок 1 при этом не выдает сигнала разрешения на доступ микропроцессора к интерфейсной магистрали до тех пор, пока внешнее активное устройство не закончит цикл обмена, и следовательно, после получения сигнала разрешения устройство не успеет произвести свой цикл обмена до окончания такта Т 2 микронроцессора.Таким образом, ожидание. устройством разрешения доступа к интерфейсной магистрали осуществляется ана 941867логично тому, как и ожидание приработе с медленно действующимивнешними устройствами.Количество тактов ожидания ТИмикропроцессора не ограничивается.Микропроцессор в конце каждого такта 5ТИ производит анализ сигнала готовности и при его наличии переходит втакт ТЗ.В такте ТЗ микропроцессор привыполнении операции чтения осуществляет прием информации, предварительно занесенной в буферный регистрконтроллера 3,Режим органиэации прерывания микропроцессора. )5Внешнее устройство, требующеепрерывания текущей программы, устанавливает на одной иэ линий ЗПР интерфейсной магистрали 9 сигнал запроса прерывания, Количество линийЗПР соответствует количеству уровнейпрерывания микропроцессора. Обычноколичество уровней прерывания длямикропроцессоров равно 8. Каждомууровню прерывания присвоен соответствукший приоритет.Блок 2 анализирует наличие налиниях сигналов запроса прерывания,Если в данный момент микропроцессорне обслуживает прерывание с болеевысоким приоритетом, чем текущийзапрос прерывания, то блок 2 формирует код вектора прерывания, соответствующий данному запросу и выдаетмикропроцессору сигнал прерыванияПРЕР. Микропроцессор после выполнения очередной команды воспринимаетэтот сигнал ПРЕР (если вход прерывания не заблокирован микропроцессором) и во время обращения за следующей командой в коде состояний устанавливает сигнал подтверждения эапро.са прерывания. Контроллер 3 в соответствии с кодом состояния микропроцессора формирует исполнительный сигнал разрешения прерывания РПР, Далее, производится запрос доступа к интерфейсной магистрали (вэводится триггер б) и при получении с блока 1 сигнала разрешения блок 5 организует по ин терфейсной магистрали цикл обмена, аналогичный тому, который имеет место при выполнении микропроцессором операций чтения в режиме программного обмена, Однако в этом случае 55 адресные сигналы не имеют смысла, а блок 2 непосредственно воспринимает исполнительный сигнал, по которому выдает в интерфейсную магистраль код вектора прерывания и сигнал 60 ответа ОТВ. По сигналу ответ ОТВ контроллер 3 производит прием кода вектора прерывания, а блок 5 организует отключение сигналов микропроцессора от интерФейсной магистрали и выдает микропроцессору сигнал готовности (аналогично описанному врежиме программного обмена) .В такте ТЗ микропроцессор произ -водит прием вектора прерывания иорганизует переход на выполнениесоответствующей программы обслуживания данного прерывания. Вектор прерывания воспринимается микропроцессором как команда перехода,При одновременном поступлении снескольких внешних устройств эапросов на прерывание, блок 2 формируеткод вектора прерывания, соответствующий запросу, имеющему наивысшийприоритет.Режим организации активного доступа к интерфейсной магистрали.Организация доступа к интерфейсной магистрали является единой длявсех активных устройств, подключенных к ней (в том числе и для микропроцессора предлагаемого устройства).Каждое активное устройство использует одну линию шины 10 запроса исоответственно одну линию шины 11разрешения. Когда активному устройству нужно произвести цикл обменапо интерфейсной магистрали, оноформирует сигнал запроса, которыйпо шине 10 подается на блок 1. Еслив данный момент интерфейсная магистраль свободна (другое активноеустройство не производит по ней циклобмена), то блок 1 выдает по соответствующей предлагаемому устройству линии шины 11 сигнал разрешения.В случае, когда активное устройство требует доступа к интерфейсноймагистрали, а она занята, блок 1выдает сигнал разрешения предлагае -мому устройству только после того,как магистраль освободится. В каждыйконкретный момент времени блок 1разрешает доступ к интерфейсной магистрали только одному активномуустройству.Получив сигнал разрешения, активное устройство осуществляет циклобмена (аналогично описанному выше),отключается от интерфейсной магистрали и сбрасывает свой сигнал запроса. Блок 1, в свою очередь, сбрасывает сигнал разрешения, соответствующий данному запросу, После этогоинтерфейсная магистраль свободна иблок 1 разрешает доступ к интерфейсной магистрали другому активномуустройству. Таким образом, циклыобмена по интерфейсной магистралиследуют один эа другим. При одновременном поступлении запросов от нескольких активных устройств блок 1 выдает сигнал разрешения на пользование интерфейсной магистралью устройству, имеющему наивысший приоритет. Остальные запросы удовлетворяются в порядкепонижения приоритетности,Приоритет устройств подключенныхкинтерфейсной магистрали, определяется номером линии шины 10, а следовательно, и шины 11, которую использует предлагаемое устройстводля запроса интерфейсной магистрали.Устройства, подключенные к линиямс более высоким номером, обладают иболее высоким приоритетом. 10Номера линий шин 10 и 11 определяют уровень запроса доступа к интерфейсной магистрали. Блок 1 обеспечивает воэможность программно-изменяемой блокировки уровней запроса.Это осуществляется путем засылкиактивным устройством, например микропроцессором устройства, соответствующего кода в блок 1. Активные устройства, имеющие уровень запроса 20меньший, чем абсолютное значениекода блокировки, засланного в блок 1,не имеют доступа к интерфейсной магис тра ли .Команды микропроцессора выполняются по машинным циклам (М) . В зависимости от типа команд их выполф нение осуществляется за один, два,три, четыре или пять типичных машинных циклов. В каждом машинном циклеосуществляется обращение к ЗУ илиУУВ, каждый машинный цикл выполняется по машинным тактам (Т). Машинныйцикл длится три, четыре или пятьмашинных тактов. Число тактов в цикле определяется кодом выполняемойкоманды. Длительность каждого тактаравна периоду тактовой частоты иопределяется как интервал временимежду двумя соседними импульсами фазы Ф 1. При частоте импульсов фазы 2 40МГУ-длительность каждого такта 500 нс.Микропроцессор находится в трехсостояниях: Ожидание, Захват,Останов. Длительность этих состояний определяется внешними управляющими сигналами. Эти состояниясинхронизированы машинными тактами.Алгоритм работы микропроцессора(фиг,б) доказывает последовательностьперехода от такта к такту в машинномцикле и влияние внешних сигналовГотовность, Захват и Запрос прерывания на выполнение машинного цикла,При подаче на микропроцессор сигнала Сброс машинный цикл начинается с такта Т 1. В этом такте наадресные шины выдается адрес ячейкиЗУ, а на шины данных выводится информация состояния,60Иэ такта Т 1 микропроцессорвсегда переходит в такт Т 2, В этомтакте производится анализ входныхсигналов Готовность, Захвати сигнала состояния Подтверждение 65 останова(Пост), формируемого привыполнении команды НЬТ.Если на входеГотовностьф напряжение логического нуля вырабатывается сигнал состояния ф Пост ,то микропроцессор переходит в состояние ожидания (Тс,ж) или в состояниеОстанов(Тост ) соответственно, В состоянииОжиданиемикропроцессор .находится до тех пор,пока на вход Готовность не подается напряжение логической единицы. Если на входе Готовностьнапряжение логической единицы, томикропроцессор переходит в такт ТЗ,В такте ТЗ происходит прием информации на регистр команд или регистрыобщего назначения из внешних устройств по каналу данных. В этом такте происходит анализ сигнала Захват. Если на входе Захват напряжениее логической единицы, то после окончания такта ТЗ микропроцессорпереходит в режим Захват.После выполнения такта ТЗ циклзаканчивается и микропроцессор переходит в такт Т 4. После выполнениятакта Т 4 цикл также заканчивается имикропроцессор переходит в такт Т 5,После выполнения такта Т 5 цикл заканчивается. Эти переходы, т.е.число тактов в цикле, зависят от кода выполняемой команды. В течениетактов Т 4 и Т 5 выполняются внутренние операции микропроцессора. Вэто время не происходит обращениек ЗУ, УВВ и не требуется подачи внешних управляющих сигналов,В конце машинного цикла происходит анализ сигнала Захват. Гслина вход Захват подается напряжение логической единицы, то продолжается выполнение режима Захват;В противном случае происходит анализокончания выполнения команды. Есликоманда не закончена, то микропроцессор начинает выполнять следующиймашИнный цикл с такта Т 1. После выполнения последнего цикла командыанализируется сигнал на входе Запроспрерывания (Зп пр). Напряжениелогической единицы, поданное навход Запрос прерывания, установит внутренний триггер запроса прерывания в единичное состояние, еслина выходе Разрешение прерывания(Рз ) напряжение логической единицы,При этом микропроцессор начинаетвыполнять действия по прерыванию программы. Если на входе Запрос прерывания напряжение логического нуля,то микропроцессор начинает выполнятьпервый цикл новой команды с такта Т 1. Таким образом, такая организация обмена по интерфейсной магистрали микропроцессора предлагаемого устройства блоком памяти и блокомввода-вывода позволяет значительно повысить производительность микропроцессорных систем, содержащихнесколько активных устройств, а также расширить диапазон применения микропроцессорных устройств. 5Формула изобретения1. устройство микропроцессорного )О управления и обработки информации, содержащее микропроцессор, контроллер интерфейса, блок приоритетного прерывания, блок памяти и блок ввода-вывода, причем вход-выход мик ропроцессора соединен с первым вхо" дом-выходом контроллера интерфейса, второй вход-выход которого через интерфейсную магистраль соединен с входами-выходами блока памяти, блока 20 приоритетного прерывания и первым входом-выходом блока ввода-вывода, первый вход микропроцессора соединен с выходом блока приоритетного прерывания, о т л и ч а ю щ е е. - 25 с я тем, что, с целью повышения производительности и расширения диапазона использования, в него введены блок приоритетного распределения интерфейсной магистрали, .блок управления асинхронным обменом и триггер запроса, причем вход-выход блока приоритетного распределения интерфейсной магистрали через интер" фейсную магистраль подключен к входом-выходам блока приоритетного прерывания, входы блока управления асинхронным обменом, блока ввода- вывода подключены через шину разрешения к выходу блока приоритетного распределения интерфейсной магист рали, вход-выход блока управления асинхронным обменом подключен к входу-выходу контроллера интерфейса, а первый выход блока управления асинхронным обменом - к второму вхо" 45 ду микропроцессора, единичный и ну- левой входы триггера запроса подключены к выходу контроллера интерфейса и второму выходу блока управления асинхронным обменом соответ ственно, выходы триггера запроса, второй вход-выход блока ввода-вывода через шину запроса подключены к входу блока приоритетного распределения интерфейсной магистрали, 552, Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок управления асинхронным обменом содержит три триггера, формирователь импульсов, элемент,задержки, элемент Ии генератор тактовых сигналов, причем вход формирователя импульсовявляется входом блока, выход Формирователя импульсов подключен к единичному входу первого триггера,единичный выход которого через элемент задержки подключен к синхро"низирующему входу второго триггера,единичный выход которого соединенс первым входом элемента И, выходкоторого соединен с информационнымвходом третьего триггера, единичныйвыход которого соединен с нулевымвходом второго триггера, нулевойвыход третьего триггера в с синхронизирующим входом первого триггера,а синхронизирующий вход третьеготриггера соединен с выходом генератора тактовых сигналов и являетсяпервым выходом блока, выходы первого и второго триггеров и второй входэлемента И являются входом-выходомблока, выход третьего триггера является вторым выходом блока.3. Устройство ио п. 1, о т л ича ю щ е е с я тем, что блок приоритетного распределения интерфейсной магистрали содержит регистр,два дешифратора, Формирователь им)пульсов, узел приоритетного сравнения и элемент задержки, причеминформационный вход узла приоритетного сравнения соединен с выходомрегистра, стробирующий вход узлаприоритетного сравнения соединенс выходом элемента задержки, информационный и синхронизирующий выходузла приоритетного сравнения соединены с соответствующими входами первого дешифратора, группа выходовкоторого является выходом блока,синхронизирующий вход регистра соединен с выходом второго дешифратора,исполнительный вход которого черезформирователь импульсов соединен свходом элемента задержки, информационный вход регистра, адресныйи исполнительный входы второго дешифратора и вход элемента задержкиявляются входом-выходом блока, группа входов запроса узла приоритетногосравнения является входом блока.Источники информации,принятые во внимание при экспертизе1. 8080 М 1 сгосощрцгег Бувещв,Бвегв Мапца 1 ф, ЯерепЬег 1975,Рд. 3-1.2. ф ф 8080 М 1 сгосоврцег Бувегпе,1)вегв Мапца 1 , ЯергещЬег 1975,Г 3.ц З-б (прототип).