Микропрограммный процессор

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоцналнстнческнхРеслублнк К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет 6 06 Р 15/00 Госуларственный комитет СССР по ледам изобретений и открытий(088. 8) Опубликовано 300782. Бюллетень Мо 28Дата опубликования описания 3007.82 Е.А. Бурова, С. В. Горбачев, В.Д. , -М,Б Иг,натьев,А.А. Кочкин, В.М. Малышка, В.А. Мя ников, В.АТорга+ви И. А. ХаритоновактГЛенинградский институт авиационно о приборрстроения(71) Заявители н Ленинградский научно-исследоват с 1 сий вычислительный центр АН СССР(54 ) МИКРОПРОГРАММНЫИ ПРОЦЕССОР Изобретение относится к вычислительной технике и может найти применение при создании специализированных и универсальных одна- и многопроцессорных высокопроизводительных цифровых вычислительных машин.Известен микропрограммный процессор, в котором переход и режим прерывания и возврат из него осуществляется в основном программнычи или микропрограммными методами 1),Недостатком данного процессора является снижение быстродействия процессора с микропрограммным управлением при обработке прерываний.Наиболее близким к предлагаемому является микропрограммный. процессор, содержащий операционный .блок, соединенный двусторонней связью с оперативной памятью, выходы которой и стековой памяти соединены с первым входом блока микропрограммного управления, выход которого соединен с входом постоянной памяти, выход которой соединен с первым входом дешифратора микрокоманд, первый выход которого соединен с входом оперативной памяти и первым входом стековой памяти, второй выход де" шифратора микрокомавд соединен с вторым входом блока микропрограммного управления, третий выход дешифратора микрокоманд соединен с входом операционного блока, выход которого соединен с третьим входом блока микропрограммного управления, четвертый вход которого соединен с первым выходом первого коммутатора, первый вход которого соединен с первым выходом триггера, первый вход которого соединен с четвертьи выходом дешифратора микрокоманд, приоритетный шифратор, второй коммутатор, два регистра, дешифратор (2). Однако в известном процессорепроцедуры обработки прерываний осуществляются на уровне микропрогрвйкве,Наибольшие временные затраты необходимы для эапомйнания состоянияпрерванной микропрогравеи, определяемого содержимым элементов памяти блока микропрограммного управления, а именно регистра микропрог" раммного адреса и триггеров признаков результата. Вследствие этого, такой процесс перехода в режим прерывания и возврат из него снижает быстродействие микропрограичного процессора.На чертеже изображена блок-схема микропрограммного процессора, одна из возможных реализаций.Процессор содержит операционный блок 1, оперативную память 2, стековую память 3, блок 4 микропрограммного управления, постоянную память 5, дешифратор 6 микрокоманд, первый коммутатор 7, триггер 8, приоритетный шифратор 9, второй коммутатор 10, первый регистр 11, второй регистр 12, дешифратор 13, третий коммутатор 14, четвертый коммутатор 15, счетчик 16, третий регистр 17, четвертый регистр 18.Операционный блок 1, обеспечивающий арифметическую обработку информации и содержащий регистр результата, регистр адреса и ряд регистров общего назначения, имеет воэможность адресовать через двустороннюю связь оперативную память 2 и записывать в адресуемые ее ячейки данные с выхода регистра результата, являющегося одним Из выходов операционного блока 1 . Кроме того, выход регистра результата блока 1 связан с информационным входом стековой памяти 3 (не показана), которая обеспечивает хранение данных, а также состояния регистров блока 1 при обработке прерывания. С другого выхода блока 1 признак результата микрооперации поступает на третий вход блока 4 микропрограммного управления и первый вход четвертого регистра 18 для запоминания в качестве условий для выполнения условных переходов в микропрограмме, На первый вход блоЦель изобретения - повышение быстродействия микропрограммного процессора эа счет уменьшения времени перехода в режим прерывания и возврата из него.5Поставленная цель достигается тем, что в микропрограммный процессор, содержащий операционный блок, .соединенный двусторонней связью с оперативной памятью, выходы которой и стековой памяти соединены с первым входом блока микропрограммного управления, выход которого соединен с входом постоянной памяти, выход которой соединен с первым входом дешифратора микрокоманд, первый выход которого соединен с входом оперативной памяти и первым входом стековой памяти, второй выход дешифратора микрокоманд соединен с вторым входом блока микропрограммного управления, третий выход дешифратора микрокоманд соединен с входом операционного блока, выход которого соединен с третьим входом блока микропрограммного управления, четвертый вход которого соединен с первым выходом первого коммутатора, первый вход которого соединен с первым выходом триггера, первый вход которого соединен с четвертым выхо дом дешифратора микрокоманд, приоритетный шифратор, второй коммутатор, два регистра, дешифратор, введены третий коммутатор, четвертый коммутатор, счетчик, третий и четвертый регистры, причем первый выход дешифратора микрокоманд соединен с входом счетчика и с первыми входами первого регистра, дешифратора и второго коммутатора, выход которого , 40 соединен с вторым входом первого регистра, выход которого соединен с входом четвертого коммутатора, через который вход процессора соединен с первым входом второго регистра, выход которого соединен с первым входом приоритетного шифратора, второй вход которого соединен с пятым выходом дешифратора микрокоманд, второй выход которого соединен с первым входом третьего регистра, соединенного двусторонней связью с третьим коммутатором, выход которого соединен с вторым входом триггера, первый выход которого соединен с вторым входом дешифратора микрокоманд и пятым входом блока микропрограммного управления; выходы второго коммутатора, стековойпамяти и оперативной памяти соединены с первым входом третьего коммутатора и вторым входом опера ционного блока, выход которого соединен с первым входом четвертого регистра, выход которого соединен с вторым входом третьего коммутатора, второй выход первого коммутатора соединен с вторыми входами третьегои четвертого регистров, второй выход триггера соединен с вторыми входами первого коммутатора и второгорегистра и с третьим входом третьего регистра, выход которого соединен с входом постоянной памяти,выход счетчика соединен с вторымивходами стековой памяти и дешифратора, выход которого соединен стретьим входом второго регистра,выходы приоритетного. шифратора соединены соответственно с вторым входом второго коммутатора и с третьимвходом триггера .Предлагаемый процессор позволяетизбежать временных затрат на сохранение и восстановление значения текущего микропрограммного адреса,признаков результата микроопераций,определяющих состояние прерванноймикропрограммы, что повышает егобыстродействие при обработке прерываний и способствует уменьшениюобъема микропрограммной памяти дляхранения микропрограмм обработкипрерываний, вследствие сокращения ихдлины,,ка 1 с третьего выхода дешифратораб микрокоманд поступает код микрооперации, которая выполняется надданными, хранящимися во внутреннихрегистрах операционного блока 1,а также над данными, поступающими свыходов стековой и оперативной памяти 3 и 2 на второй вход блока 1.Блок 4 микропрограммного управленияобеспечивает выработку последователь нести, адресов микрокоманд привыполнении рабочих микропрограмм восновном режиме с учетом или беэучета признаков результатов микроопераций, выполненных блоком 1. Блок4 содержит регистр микропрограммногоадреса, коммутатор адреса и триггерыпризнаков результатов, обеспечивающих их запоминание. Код адреса следукщей микрокоманды, считываемый изпостоянной памяти 5, поступает навторой вход блока 4 и на первый входтретьего регистра 17 со второговыхода дешифратора б микрокоманд.На первый вход блока 4 с выходовстековой и оперативной памяти 3 и 2подается начальный адрес микропрограммы. Вход постоянной памяти 5,предназначенной для хранения микропрограмм, является адресным и соединен с выходами блока 4 и третьегорегистра 17. Считываемая микрокоманда с выхода памяти 5 поступает напервый вход дешифратора б микрокоманд, который предназначен для декодирования отдельныхполей микрокоманды и выработки управляющих микроолераций, поступающих с выходов дешифратора б на остальные элементы процессора. С первого выхода дешифратора б управляющие сигналы поступаютна первые входы стековой памяти 3,первого регистра 11, второго коммутатора 10, дешифратора 13, на входыоперативной памяти 2 и счетчика 16,обеспечивая управление этими элементами процессора. С пятого выходадешифратора б микрокоманд управляю"щий сигнал поступает на второй входприоритетного шифратора 9, разрешаявыдачу управляющего сигнала на еговторой выход, Первый коммутатор 7обеспечивает выдачу синхронизирующихтактовых импульсов либо на четвертый вход блока 4 со своего первоговыхода в основном режиме, либо навторые входы третьего и четвертогорегистров со своего второго выходав режиме прерывания. Тактовые синхроимпульсы поступают на вход первогокоммутатора, также как и на синхронизирующие входы других элементовпроцессора с выхода генератора синхросигналов не показан) . Состояниетриггера 8 определяет режим работыпроцессора,Управлякщий сигнал поступаетлибо с первого выхода триггера 8 на,первый вход первого коммутатора 7,на второй вход дешифратора 6 микро"команд и пятый вход блока 4 микро"программного управления в основномрежиме работы, либо с второго выходатриггера 8 на вторые входы первогокоммутатора 7 и второго регистра 12и третий вход .третьего регистра врежиме прерывания. Приоритетный шиф"ратор 9 предназначен для выделениясамого приоритетного запроса на прерывание и формирование его кода,который с первого выхода поступаетна второй вход второго коммутатора10. управляющий сигнал с второговыхода приоритетного шифратора 9подается на третий вход триггера 8,обеспечивающего фиксацию режима прерывания. Второй коммутатор 10 обеспечивает выдачу кода выделенногозапроса на прерывание на первый входтретьего коммутатора 14, Первый регистр 11 предназначен для хранениястатуса прерывания, разрешенного кобработке. Код статуса прерыванияпоступает на второй вход первогорегистра 11 с выхода оперативнойпамяти 2. Второй регистр 12 обеспечивает фиксацию запросов на прерывание, поступающих на первый входс выхода четвертого коммутатора 15 ина третий вход с выхода дешифратора13. Выход второго регистра 12 соединен с первым входом приоритетногошифратора 9, Дешифратор 13 обеспечивает Формирование запроса на прерывание при частично.заполненном стеке.На второй вход дешифратора 13 ивторой вход стековой памяти 3 подается адрес с выхода счетчика 16,предназначенного для формирования 40 1 укаэателя свободной ячейки стековой памяти 3. Четвертый коммутатор 15обеспечивает выделение тех запросовна прерывание, поступающих с входапроцессора, статус которых вышестатуса, поступающего с выхода первого регистра 11 на управляющийвход четвертого коммутатора 15. Третий коммутатор 14 обеспечивает выборкода адреса с учетом или без учетаусловий, поступающих с выхода четвертого регистра 16, обеспечивающегозапоминание признаков результатовмикроопераций, выполняемых операционным блоком 1, Третий коммутатор14 связан двусторонней связью стретьим регистром 17. Управляющийсигнал конца обработки прерывания свыхода третьего коммутатора 14 поступает на второй вход триггера 8.Третий регистр 17 обеспечивает формирование адреса следующей микрокоманды в режиме прерывания. Следует отметить, что структура предлагаемогопроцессора ориентирована на использование микропроцессорных БИС, например элементы 9-12 и 15, входят всостав серийной БИС обработки прерываний, а элементы 14, 17 и 18 входят в состав БИС блока микропрограммного управления.Работа процессора осуществляется следующим образом. 5При выявлении запроса на прерывание управляющий сигнал с второго приоритетного шифратора 9, поступая на третий вход триггера 6, переводит последнийв режим фиксации прерывания)0 На его первом выходе вырабатывается запрещающий сигнал, по которому первый коммутатор перестает выдавать синхроимпульсы на четвертый вход блока 4 микропрограммного управления, 15 а выход внутреннего регистра микропрограммного адреса блока 4 закрывается (переводится в третье состояние) . Одновременно с этим появляется разрешающий сигнал на втором выходе триггера 8, по которому первый коммутатор 7 начинает передавать синхроимпульсы на вторые входы третьего и четвертого регистров 17 и 18, обеспечивая возможность для их функционирования при микропрограммной обработке прерывания, а выход третьего регистра 17 открывается и адрес с его выхода поступает на адресный вход памяти 5, обеспечивая считывание микрокоманд в режиме прерывания . Одновременно с этим производится фиксация кода запроса на прерывание во втором регистре 12 до окончания режима прерывания, Таким образом, микропрограммный адрес и фла ги (признаки результатов микрооперации, используемые для условных переходов) прерванной микропрограммы сохраняются неизменными до окончания обработки прерывания в блоке40 микропрограммного управления, в связи с чем отпадает необходимость их запоминания в начале обработки прерывания и восстановления после ее окончания. Код выделенного прио - ритетного запроса на прерывание с первого выхода приоритетного шифратора 9 через второй коммутатор 10 подается на первый вход третьего коммутатора 14, который использует его для формирования начального адреса микропрограммы, обрабатывающей данное прерывание. При обработке прерывания в случае необходимости состояние внутренних регистров операционного блока 1 упрятывается в стековую память 3, в которой для этого всегда эарезервирована часть свободных ячеек. Дешифратор 13. обеспечивает формирование запроса на прерывание не при переполнении стековой 60 памяти 3, а при попытке записи в зарезервированную ее часть, благодаря чему исчезает возможность возникновения прерывания по переполнению стека внутри другого прерывания.65 Хотя при заполнении состояния регистров операционного блока 1 в зарезервированной области стековой памяти 3 запрос на прерывание на выходе дешифратора 13 и вырабатывается, но он игнорируется заблокированным вторым регистром 12 эа счет управляющего сигнала, поступающего в ре - жиме прерывания на второй вход регистра 12 с второго выхода триггера 8, По окончании обработки прерывания управляющий сигнал с выхода третьего коммутатора 14 поступает на второй вход триггера 8 и сбрасывает режим прерывания, в результате чего снова в работу включается блок 4 микропрограммного управления, продолжая выполнение прерванной микропрограммы с нужного адреса.Таким образом, применение предлагаемого процессора позволяет уменьшить временные затраты на сохранение микропрограммного адреса и флагов прерванной микропрограммы при входе в прерывание и на восстановление состояния микропрограммы при возврате иэ режима прерывания при одновременном уменьшении потребного объема микропрограммной памяти за счет исключения иэ алгоритмов обработки прерываний, блоков, связанных с упрятыванием и восстановлением элементов памяти блока микропрограммного управления.Формула изобретенияМикропрограммный процессор, содержащий операционный блок, соединенный двусторонней связью с оперативной памятью, выходы которой и стековой памяти соединены с первым входом блока микропрограммного управления, выход которого соединен с входом постоянной памяти, выход которой соединен с первым входом дешифратора микрокоманд, первый выход которого соединен с входом оперативной памяти и первым входом стековой памяти, второй выход дешифратора микрокоманд соединен с вторым входом блока микропрограммного управления, третий выход дешифратора микрокоманд соединен с входом операционного блока, выход которого соединен с третьим входом блока микропрограммного управления, четвертый вход которого соединен с первым выходом первого коммутатора, первый вход которого соединен с первым выходом триггера, первый вход которого соединен с четвертым выходом дешифратора микрокоманд, приоритетный шифратор, второй коммутатор, два регистра, дешифратор, о т л и ча ющ и й с я тем,что, с целью повышения быстродействия,в него введены третий947868 10 каэ 5653/7Подписное ВНИИТираж ПП "Патент",д,ул.Проектная,4 Филиал г.ужго коммутатор, четвертый коммутатор,счетчик, третий и четвертый регистры,причем первый выход дешифратора микрокоманд соединен с входом счетчикаи с первыми входами первого регистра,дешифратора и второго ксщмутатора,выход которого соединен с вторымвходом первого регистра, выход которого соединен с входом четвертого коммутатора, через которыйвход. процессора соединен с первым 10входом второго регистра, выход которого соединен с первым входомприоритетного шифратора, второй входкоторого соединен с пятым выходом.дешифратора микрокоманд, второй вы-15ход которого соединен с первым входом третьего регистра, соединенногодвусторонней,связью с третьим коммутатором, выход которого соединен свторым входом триггера, первый выход которого соединен с вторым входомдешифратора микрокоманд и пятымвходом блока микропрограммного управления, выходы второго коммутатора, стековой памяти и оперативнойпамяти соединены с первым входомтретьего коммутатора и вторым вхо 1 дом операционного блока, выход которого соединен с первым входом четвертого регистра, выход которогосоединен с вторым входом третьегокоммутатора, второй выход первогокоммутатора соединен с вторыми входами третьего и четвертЬго регистров, второй выход триггера соединенс вторыми входами. первого коммутатора и второго регистра и с третьимвходом третьего регистра, выходкоторого соединен с входом постоянной памяти, выход счетчика соединен с вторыми входами стековой памяти и дешифратора, выход которогосоединен с третьим входом второгорегистра, выходы приоритетного шифратора соединены соответственно свторым входом второго коммутатораи с третьим входом триггера.Источники информациипринятые во внимание при экспертизе1. Авторское свидетельство СССРР 696466, кл. С 06 Р 11/04,С 06 Р 9/16, 1977.2. Авторское свидетельство СССРМ 520592, кл. С 06 Р 3/04,С 06 Р 9/46, 1974 (прототип).