Устройство для отладки микропроцессорных систем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК С 06 Г 11/О ПИСАНИЕ ИЭОБРЕТ ИЯ,ния - повышение производительностипри отладке аппаратно-программныхсредств микропроцессорных систем.Устройство для отладки микропроцессорных систем содержит мультиплексорыадреса и данных, первый счетчик,триггер, формирователь короткого импульса, мультиплексор магистралей,элементИЛИ, дешифратор, блоки буферной памяти адреса и данных. В устройство введены вычитающий счетчикимпульсов, схема сравнения, первыйи второй регистры, первый и второйселекторы, мультиплексор шины управления, регистр длительности трассы,блок буферной памяти состояния виныуправления, формирователь сигнала записи, формирователь сигнала чтениявторого счетчика. 1 ил,регистр 6, первый селектор /, элемент ИЛИ 8, первый двоичный счетчик9, блок 10 буферной памяти адреса,триггер 11, блок 12 буферной памятиданных, блок 13 буферной памяти состояния шины управления, мультиплексор 14 адреса, формирователь 15 короткого импульса, мультиплексор 16данных, мультиплексор 1/ шины управления, регистр 18 длительности трассы, второй двоичный счетчик 19, схему20 сравнения, первый выход 21 синхронизации, второй, третий и четвертыйинформационный входы 22-24 соответственно, вход 25 начальной установки, формирователь 26 сигнала записи, формирователь 21 сигнала чтения,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(46) 23.08,91, Бюл, У 31 (/1) 20-й Государственный подшипниковый завод(56) Патент Великобритании У 14414444, кл. С 06 Р 1 1/00, 1973.Авторское свидетельство СССР У 980096, кл С 06 Е 11/26, 1982. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МИКРОПРОЦЕССОРНЬБ СИСТЕМ(5/) Изобретение относится к ньяислительной технике и может быть использовано для отладки аппаратнопрограммных средств микроЭВМ и микр процессорных систем. Цель изобретеИзобретение относится к вычислительной технике и может быть использовано для отладки аппаратно-программных средств микроЭВМ и микропроцессорных устройств в реальном масштабевремени,Цель изобретения - повышение производительности при отладке аппаратно-программных средств микропроцессооных систем.На чертеже представлена структурная схема устройства для. отладки микропроцессорных систем,Устройство содержит адресный вход1, первый информационный вход 2, информационный выход 3, дешифратор 4,мультиплексор 5 магистралей, первый Ы, 1672455 А 11612455 Составитель Д, ВанюхинТехред Л,Сердюкова Корректор О.Кравцова Редактор О.йрковецкая Заказ 2841 Тираж 390 ПодписноеВНИИЛИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Иосква, ЖРаушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г,уагород, ул. Гагарина,10 ходом первого двоичного счетчика, выход схемы сравнения является вторым выходом синхронизации устройства для подключения к входу второго маскируе 5 мого прерывания отлаживающей ЭВМ, десятый выход дешифратора соединен с обнулянюцим входом регистра длительности трассы, выход формирователя сигнала записи соединен с входами записи блока буферной памяти адреса, блока буферной памяти данных, блока буферной памяти состояния шины управления, с первыи управляющими входами мультиплексора айреса, мультиплексора дан них, мультиплексора шины управления и входом разрешения регистра длительности трассы, выход формирователя сигнала чтения соединен с входамичтения блока буферной памяти адреса,блока буферной памяти данных, блокабуферной памяти состояния шины управленин и вторыми управляющими входамимультиплексора адреса, мультиплексора данных, мультиплексора шины управления, информационный вход-выходблока буферной памяти состояния шиныуправления и третий информационныйвход мультиплексора магистралей соединены соответственно с двунаправленным входом и выходом мультиплексора шины управления.второй регистр 28, второй выход 29синхронизации, второй селектор 30 ивычитающий счетчик 31 импульсов.При включении питания одиночныйимпульс с входа 25 начальной установки поступает на нулевой вход (К-вход)триггера 11 и устанавливает его в нулевое состояние. Триггер 11 формируетнулевой сигнал, поступающий черезпервый выход 21 синхронизации устройства в отлаживаемую микропроцессорную систему в виде сигнала ЪА 1 Т"(ожидать) и в отлаживающую ЭВМ в виде сигнала первого маскируемого запроса прерывания "1 ИТ 1",На первый информационный вход дешифратора 4 через адресный вход 1устройства поступают разряды адреснойшины отлаживающей ЭВМ. Через первый 20информационный вход 2 устройства навторой вход дешифратора 4 поступаютсигналы шины управления отлаживающейЭВМ,При поступлении на дешифратор 4 25совокупности сигналов разрядов адреса, сигналов управления "Запись" иЧтеие в зависимости от кода, поступившего на вход дешифратора 4,возбуждается один из выходов дешифратора 4,.Поступающп, код на входе дешифратора 4 может быть десяти типовВ соответствии с работой устройства дляотладки микропроцессорных системобозначим каждый иэ кодов символами:а, Ь, с, 1, е Г, к, Ь, , 3, Припоступлении на входы дешифратора 4 кодов а, Ь, с возбуждаются соответственно первый, второй и третий выходыдепжфратора 4, которые соединены соответственно с первым вторым и третьим управляюцими входами мультиплексора 5 магистралей. При наличиикодов а, Ъ, с на входах дешифратора4 мультиплексор 5 магистралей обеспечивает коммутацию информации соответственно с информационных выходовмультиплексора 14 адреса, мультиплексора 16 данных и мультиплексора 1750шины управления на информационный выход 3 устройства. Код Й возбуждаетчетвертый выход дешифратора 4, который соединен с обнуляющими входамипервого 9 и второго 19 двоичных счет 55чиков, 1 осредством кодаосуществляется произвольный сброс одновременносодержимого первого 9 и второго 19двоичных счетчиов. Код е возбуждает пятьп выход дешифратора 4, которыйсоединен с входом формирователя 27сигнала чтения, со счетным входомвторого двоичного счетчика 19 и спервым входом элемента ИЛИ 8, сигналс выхода которого поступает на счетный вход первого двоичного счетчика9. Посредством последовательной подачи кода е осуществляется восстановление сформированной после прогона трассы участка отлаживаемой программы за счет последовательного наращивания содержимого первого 9 ивторого 19 двоичных счетчиков, а также запуска формирователя 27 сигналачтения. Кодвозбуждает шестой выход дешифратора 4, которьпй соединенс входом формирователя 15 короткогоимпульса. Код Г, запуская формирователь 15 короткого импульса, переводит триггер 11 по установочному входу (Б-вход) в единичное состояние,снимая тем самым сигнал ЪА 1 Т" с первого выхода 21 синхронизации устройства для отлаживаемой микропроцессорной системы и осуществляя запуск отлаживаемой микропроцессорной системыпосле останова, Коды я, Ь,возбуждают соответственно седьмой, восьмойи девятый выходы дешифратора 4, которые подключены к входам разрешениясоответственно регистра 6, регистра28 и вычитающего счетчика 31 импульсов.1 ри наличии кодов я, , д навходах дешифратора 4 последний сигналами на седьмом, восьмом и девятомсвоих выходах разрешает запись инФормации с информационного выхода 3устройства соответственно в регистр 6,регистр 28 и на установочный входвычитающего счетчика 31 импульсов.Код 3 возбуждает десятый выход дешифратора 4, который подключен к обнуляющему входу регистра 18 длительности трассы Посредством кода 1осуществляется проиэвольньп сброссодержимого регистра 18 длительноститрассы,Регистры 6 и 28 предназначены длязадания режима работы соответственнопервого / и второго 30 селекторов.1 од воздействием комбинации сигналов, хранящейся в регистре 28, второй селектор 30 пропускает толькоодин определенный разряд шины управления отлаживаемой микропроцессорнойсистемы, например "Чтение памятиили сигнал первого цикла команды, с(п,3)опцьг Г чс . и"с, . )., . а)О яЧЕЕ бЛОКОЬ( б 1)1 Н " ИЭЛ)Г .г адрс(.а 1, мсфег)цо). г)а:3(т) гасцгх 12 1 т);рнсагяти сгастон Ия гчы ,)аьт3 я 13,ле)ггпу информяоцпю )п; ;.( )ц которыц сОтв(. гс, 1 ющц с). ,)1.сец)л) УСтРОйетка На СЧЕт)ц)й Вхг)П ВЫ)ЦтаЦЕ- го счетчика .31 импульсо Соцол Информации инфорлащоццого г ьг:;Ода 35 устройства по устяново елу пхо;)уг)ь)читаю(ий счтчик 31 импульса.: стряивается на подсчс т (прс деленнсо (сисла импульсов при посту.Рццп сигнала с одиннадцатого Вьг(.гР,;е).цфа - гора 4 на вход разрес )Ия вычцаюпе-. го сетчика 31 и: пульс в, задавая тем самым длину трассы контролирут.- мого участка отлаживяелой 3 погрммь На счетный вход вьгчитьпс о счетчика1 ИМПу 1 С ОВ Г 0 -ТуГсЮТ ПЛ 1 у)1 с)с рс 1 Зе) ) )и :)(,( т ,( ЦГ, )ряда угравлецг(я, пропус сае") 1( г Ор)л(селе(тором 30 с четвертого цц)с аЦионИОГО Входа ) устро)1; (а П,) "ПОСТУПЛЕНИИ Ца ГЧт Ы) )тсет ВЫЧИт:О бщего счетчика 31 цмп),1:,( н коццчсства импульсов, равного ь О у на егоИцфОРаЦИОННОМ ВХС;)Р Б 1 ЧЦТЯгтиг(счетчик 31 цлПУгЬГ., 1)озсУткдг Р; сцгна пост.чг 1 ающий нс. с.3:1)он)1 зиРУющийвход ("-вход) триггера 1. а инфо, -маЦионцый Вход (.1-ход) тр:( герд 11подается логическци ну, При поступЛЕ)(ИИ СИГНсала Н;. Г)(нхрС П, ру(Гя(й Вход (С-Вхсд) тригора 1 1) г. следнцй 30с ганаьливается В . улево(, тогцие и Вь)рабат)(вяег сц 3)ал "(сЛ 1( (с)а)1- (г(;(ть для отлааВаел)о Нр( ра) МИКрОПрОЦЕСС".рното) СИСТСМЬ На ., рсО) в, ходе 21 спнхронцс а цш ус т 1;О; с; )(аэа Одновременно ну;е)(оп цгиа:1 с .,Хода триггера 11 подается В (33 Нс пе".: Ого маскируемого сигнала пр рц(апцн"1 ИТ 1" для отлажВя)гцс) 3. чер-.зпервый выход 21 синхронизации устройства. Под воздейстием солбцпп)п двоичных сигцалов, храпящсйс.( Б рс гистре 6, первый селектор / пропускает голь- КО ОДИН дПРСДРЛСН 11 с 3 Рс).)РЯД ",.(Ц,; УПРаВЛ НПЯ Ота.ЦВаЕО Л ПР ПРОЦЕС.СОР- ной системы, напримс.р 111 . С)п пал . Чала Каж;.ОГО Ла);ЦННС)Г ";.)нга ЦЛЦ 5 г а к т ОБ 3,Й и ми У.1 ь Г 1: с т сссас);),: т)о л3нирования агпаратно-)пО "рал"ыхГрегств), с четвертого ц,)Ор:ацОпцого входа 24 устройс гг(а )а г ход формц.) . )рователя 2 б сигнала зачисВтор(Л вход элеме Та ИЛИ 8, спгца. свыхода которого посту)ает ц;3 с етный вход первого двоцчцогс счетчика 9. сРГа )П Л)уЛ .1. : .: с)1 )3,.1( (аму;,тцплес( р,( 1 о:.(, Н)ыи,;г К( (1 рс. )П, ; (,г П 1 осСХОцГ О,Г(О)р)Лц)ГС 1 О(".:.с)тс ф Г" ),1 Пйг(у; 3 ипе,( Огь а) саПГ)пгб 1 Ц)НЫ УПРн)СЦ)яг)бе""Чпнса 1 РТереда"-у ц):,ол)ап с .".; ( г(трт,(го 21: (",)3 рто.О 2( )Гсс м,1)П(ОНЦЬГХ ВХОДО( УСТООЙ(. ГВР Ц:", ИнфОО)"а"Пцт)НН)Е ВХОПЬ СООТНЕГСТ: .ПО бЛРКОНбу(срцсЙ псЯ т 11:1)е(:;) (у(СрО(памят 1 ланць). 1,.брцсц паннГОто" 1 )Я .);) , ;, 3(3(с 3).3 11 Нс".СПЦЦ СИГЦЗЛ С Г)ЛРс) (СР, :гОсат,2:) ГП с:1. Ь(аПСц т) С 11 )Х с П,т, 1: (,Ь,ц; Хдах Лу,) ПЛ(. СООВ ,. . Сс( аа)ьгс 1 о и и Г уп.)(;,.:,р 1 На;гЧ 3.И С)гцс 1 ла С П .Ос) Орь 31 ; ( на(ля 2 сгнала чтец я а Вторых уп 1) с 3Я)щц Х в Х Од(я Х .у;1) 1 гп П. ) сЭ 110 н а)еа 1, д(яьп)ых 1 б и г, улп "чс- :)я/ ПОСЛЕдцца ОбЕСПОЧ) )с)С(Г и".3 Едацу ц )3;)еланно) хт)апее)пе ип(11 л;пц 1 ИО- ступающей через цх дву)впряг лец)це Входс Инфоа 1 )5 ц)ь); 1;(Р бло)Оп СУС)С.1 ЦОй ПЯМЯТЦ аЛРЕСа ) с)3 ЕР 3(с паляги Данных 1" и буферной памягц СОСТОЯНИЯ )3 НЬ) ПРсБЛОПЦЯ 1 ( 1 а ПНР)1 Л) 3 сИОННЬС БХОЬ;)т.-ьтП)3 СГСГот4, тгс;,Н)с(),;, 1;Пт, с )3 (Л(с ч): . 1 г .Оответггг(РНс101оуфс.:р)01 и г:ц а .;) .( ) 1(3. бу 91 по 1 глятц;.с)1)ьс 11 б:фсрно) и. ( т.: состОЯ 1 ц еп 1 с) УНРс( (3,(с цпл 1 . :., е "ПЕ ПВсЮТ СС ХраНЕН)асс Ласс;а Н,+Ор.ации о состояццц адресной к 3:,щ:1 НЫ аНЬГХ ШИНЬ уП)с(ЕЛС)ця ОТЛаГК 13 в,О лакРОпроцссорной сцстемь На ВССй тРаССЕ Отиааа.всЕЛО О УЧП ,аПРОГ)саМЩ) и ГЫДаУ ОТГГО Л(3(С асорл)а);и гр 11 Босстацо).ле)пц Р к -1:с;- кой трассы послс прохосдец 35 с( заданно длины, 16/2455Формирователи сигнала записи 26 исигнала чтения 2/ вырабатывают импульсы заданной формы и длительности,необходимые для записи и считыванияинформации в блоки и из блоков буферной памяти адреса 10, буфернойпамяти данных 12 и буферной памятисостояния шины управления 13 черезмультиплексоры адреса 14, данных 16и шины управления 1/ соответственно.Регистр 18 длительности трассызапоминает текущую двоичную комбинацию на выходе первого двоичного счетчика 9 при каждом воздействии импульса с выхода форинрователя 26 сигналазаписи ца вход разрешения регистра18 длительности трассы, В момент выработки импульсов вычитающим счетчиком 31 импульсов регистр 18 длительности трассы записывает максимальнуюдвоичную комбинацию на выходе первого двоичного счетчика 9, запоминаятем самьм верхнюю границу заполненияячеек блоков буферной памяти адреса 2510, буферной памяти данных 12 и буферной памяти состояния шины управления 13 при формировании трассы прогона участка отлаживаемой программы.Под воздействием импульсов с пятого выхода дешифратора 4 на счетныйвход второго двоичцого счетчика 19последний вырабатывает текущий адресна своем выходе, поступающий ца второй вход схемы 20 сравнешя, При достижении ца выходе второго двоичногосчетчика 19 величины двоичного числа,равного двоичному числу, поступающемуна первый вход схемы 20 сравнения изрегистра 18 длительности трассы, 40схема 20 сравнения вырабатывает сигнал второго маскируемого прерывания="ф 1 ИТ 2 для отлажвающей ЭВМ ца втором выходе 29 сицхрониэацщ устройства. 45Для отладки аппаратно-программныхсредств микропроцессорной системы кустройству подсоединяются отлаживающая ЭВМ и отлаживаемая микгопроцессорная система следующим образом,50Адресная шина отлаживающей ЭВМподсоединяется к адресному входу 1устройства, шина управленця - к первому информап."оцному входу 2 устройства, шина данных - к инФормационномувыходу 3 устройства, линия сигналана первый маскируемый запрос прерывания "1 БТ" - к первому выходу 21синхронизации устройства, линия сигнала на второй маскируемый запрос прерывания "1 ИТ 2" - к второму выходу 29 синхронизации устройства,Адресная шина отлаживаемой микропроцессорной системы подсоединяется к второму информационному входу 22 устройства, шина данных подсоединяется к третьему информационному входу 23 устройства, шина управления - к четвертому информационному входу 24 устройства, линия сигнала ожидания ЪА 1 Т" - к первому выходу 21 синхронизации устройства,.Принцип работы устройства заключается в следующем. При отлаживании микропроцессорной системы, работающей в реальном масштабе времени на рабочей скорости, не исключена возможность того, что в результате ошибок в программе, несовместимости аппаратно-программных средств, аппаратных сбоев микропроцессорная система начнет беспорядочное блуждание по памяти, рассматривая числовые массивы как цепочки команд, а команды как данные или адреса Поэтому возникает задача фактически проследитьтрассу на каждом отлаживаемом участке программы и, анализируя состояние адресной шины, шины данных, шины управления, например, при каждом обращении к памяти или на каждом машинном цикле, или на каждом машинном такте (в зависимости от глубины достоверного контроля), выявить адекватность реального функционирования программ отлаживаемой микропроцессорной системы ожидаемому в целом и точно обнаружить момент и характер сбоя в ходе программы.31 юбую программу, записанную в машинных кодах в память отлаживаемой микропроцессорной системы, можно представить в виде конечного числа линейных участков, связанных между собой командами перехода, и в отсутствие внешних прерываний функционирование отлаживаемой мкропроцессорцой системы на каждом линейном участке строго детерминировано в том смысле, что при правильно заданном прохождении в отлаживаемой микропроцессорной системе на управляющих линиях формируется строго определенная временная диаграмма сигналов управления, которую можно просчитать еще до начала прогона самой программы. Поэтому длительность трассы каждого916 контролируемого участка отлаживаемой программы можно задать и ограничить количеством импульсов на той или иной линии управления отлаживаемой микропроцессорной системы.Задавая длительность ожидаемой трассы каждого участка отлаживаемой 724551 О 5 1 О 5 20 25 30 35 40 45 50 55 программы, установочныи вход вычитающего счетчика 31 импульсов определяет количество, а регистр 28 и второй селектор 30 - вид импульсов, поступающих из шины управления отлаживаемой микропроцессорной системы через четвертый информационный вход 24 устройства на счетный вход вычитающего счетчика 31 импульсов для их подсчета Регистр 6 и первый селектор 7 определяют глубину достоверного протоколирования фактической трассы при прогоне каждого участка отлаживаемой трассы (например, при каждом машинном цикле или на каждом машинном такте), устанавливая вид импульсов, поступающих с шины управления отлаживаемой микропроцессорной системы через четвертый информационный вход 24 устройства на вход Формирователя 26 сигнала записи и через второй вход элемента ИЛИ 8 на счетный вход первого двоичного счетчика 9. Первый двоичный счетчик 9, формируя на своем выходе адресный код, обеспечиваетпоследовательное заполнение ячеекодновременно блоков буферной памятиадреса 10, буферной памяти данных 12и буферной памяти состояния шины- управления 13 информацией, поступающейсоответственно через мультиплексорыадреса 14, данных 16 и шины управления 17 с второго 22, третьего 23 ичетвертого 24 информационных входовустройства о состоянии адресной шины,шины данных и шины управления отлаживаемой микропроцессорной системы.При поступлении на счетный вход вычитающего счетчика 31 импульсов количества, равного коду, записанному на информационный вход вычитаю- щего счетчика 31 импульсов, происходит переброс триггера 11 в нулевое состояние. К этому моменту в регистр 18 длительности трассы заносится по величине адресный код занятых под Фактическую трассу прогона ячеек блоков 1 О, 12 и 13 буферной памяти, Сигнал с выхода триггера 11 поступаетчерез первый выход 21 синхронизацииустройства в виде сигнала "ЫА 1 Т"(ожидать) в отлаживаемую микропроцессорную систему для ее останова Одновременно сигнал с выхода триггера 11 в виде маскируемого,запроса прерывания "1 МТ" поступает через первый выход 21 синхронизации устройства в отлаживающую ЭВМ, запуская программу обработки маскируемого запроса прерывания "1 ИТ 1", в соответствии с которой ЭВМ переносит информацию о фактической трассе участка прогона отлаживаемой программы иэ каждой занятой под трассу ячейки блоков 10, 12 и 13 буферной памяти для анализа и отображения в отлаживающей ЭВМ Момент окончания фактической трассы при считывании информации из ячеек блоков 10, 12 и 13 буферной памяти определяет схема 20 сравнения, на первый вход которой поступает двоичный код с регистра 18 длительности трассы, а на второй вход - текущий двоичный код адреса, формируемого вторым двоичнымсчетчиком 19,При достижении конца сформированной трассы схема 20 сравнения вырабатывает сигнал "1 МТ 2", поступающий через второй выход 29 синхронизации устройства в отлаживающую ЭВМ и запускающий в ней программу обработки маскируемого запроса прерывания "ГХТ 2", в соответствии с которой анализируется, подготавливается и заносится на установочный вход вычитающего счетчика 31 импульсов, в регистр 28 и регистр 6 информация о следующем участке прогона отлаживаемой программы, а также автоматически запускается отлаживаемая микропроцессорная система.Устройство работает следующим образом.Отлаживаемая микропроцессорная система в соответствии с органиэацией своего интерфейса подсоединяется своей адресной шиной, шиной данных шиной управления к второму 22, третьему 23 и четвертому 24 информационным входам устройства соответственно. Первый выход 21 синхронизации устройства является линией сигнала ожидания ЪА 1 Т" для отлаживаемой микропроцессорной системы.Отлаживающая ЭВМ в соответствии с организацией своего интерфейса подсоединяется адресной шиной к адресному входу 1 устройства, шиной управления - к первому информационномувходу 2 устройства, шиной данных - кинформационному выходу 3 устройства,линией сигнала первого маскируемогопрерывания 1 ИТ 1" - к первому ныходу21 синхронизации устройства, линиейсигнала второго маскируемого прерынания "1 ЯТ 2" - к второму выходу 29синхронизации устройства,Работа устройства для отладкимикропроцессорных систем начинаетсяс того, что при включении питания свхода 25 начальной установки устрой"стна поступает одиночный импульс нанулевой вход (К-вход) триггера 11 иустанавливает его в нулевое состояние. С выхода триггера 11 нулевойсигнал оступает через первый выход21 синхронизации устройства на линиюсигнала "Ю 1 Т" отлаживаемой микропроцессорной системыИри последующем включении питаниян отлажннаемой микропроцессорной системе последняя остановится н началепервого машинного цикла обработкинулевой ячейки отлаживаемой программы, так как на первом выходе 21 синхронизации устройства присутствуетсигнал "ЫА". Г к моменту начальнойустановки,В с,ответстнии с предварительныманализом отлажинаемой программымикропроцесорной системы н программу ,тлаьиваюшей ЭИМ заносится информация о дичамике процесса про онапервого участка и каждого последующего стлаживаемой программыСтлажинающая ЭВМ в начале своейпрограммы подготавливает устройстводля отладки микропроцессорных системк прогону первого участка программот аживаемой микропрсцессорной системы. Для этого отлаживающая ЭВИвыставляет по адресному входу 1 устройства и первому информационномувходу 2 стройстна на вход дешифратора 4 последоваельно коды д и , которые йозбуждают сигналы на четвертом и десятом выходах дешифратора 4и, соответственно,очищают содержимое первого 9 и второго 19 двоичных счетчиков и регистра 18 длительности трассь,Затем отлаживающая ЭВМ выставляетпо адресному входу 1 устройства ипервому информационному нходу 2 устройства на входы дешифратора 4 кодкоторый возбуждает седьмой выход дешифратора 4, разрешая занестн с нн 5 1 О 15 го 25 30 35 40 45 50 55 1 формационного выхода 3 устройства нрегистр 6 первого селектора код информации, определяющий режим работыпервого селектора / и, соответственно, глубину достоверного контроляфункционирования аппаратно-программных средств отлаживаемой микропроцессорной системы при прогоне первого участка (например, за счет формирования ячеек трассы на каждом машинном цикле или в каждом машинном такте).Затем отлаживающая ЭВМ выставляетпо адресному входу 1 устройства ипервому информационному входу 2 устройства на входе дешифр,.тода 4 код Ь,который нозбукдает на восьмом выходедешифратора 4 сигнал, разрешающий занести с информационного выхода 3 устройства в регистр 28 код инфорьыции,определяющий ныбор сигнальной линиишины управления отлаживаемой микропроцессорной системы с четвертого информационного входа 24 устройствачерез второй селектор 30 и пропускимпульсов с выбранной сигнальной линии на счетный вход вычитвющего счетчика 31 импульсов,Затем отлажинающая ЭВМ выставляетпо адресному входу 1 устройства и первому информационному входу 2 устройства на ъходе дешифратора 4 код д,который возбуждает девятый выход дешифратора 4, сигнал с выхода которого,воздействуя на вход разрешения вычитающего счетчика 31 импульсов, разрешает запись двоичного кода на установочный вход вычитающего счетчика31 импульсов с информационного выхода 3 устройства. Дноичный код равеножидаемому количеству импульсов, которые формируются на выбранной вторым селектором 30 линии сигнала управления шины упранления отлажинаемой микропроцессорной системы (четвертыи информационный вход 24 устройства) к моменту окончания прогонапервого участка отлаживаемой программы.Завершая подготовку к прогону первого участка отлажинаемой программы,отлаживающая ЭВМ выставляет по адресному входу 1 устройства и первомуинформационному входу 2 устройствана входе дешифратора 4 код й, который возбуждает шестой выход дешифратора 4, ноздейстнукиций на формирователь 15 короткого импульса, послед3 35 16724 ний вырабатывает импульс, перебрасынакхций триггер 11 по единичному входу (В-вход) в единичное состояние, снимая тем самым сигнал "Ь 1 А 1 Т" с первого выхода 21 синхронизации устройства. Кроме того, отлажинающая ЭВМ снимает маску с маскируемого запроса на прерывание "1 ИТ 1".Отлажинаемая микропроцессорная система приступает к прогону первого участка отлаживаемой программы нарабочей скорости.Импульсы с выбранной первым селектором l линии управления (например,тактовые импульсы или импульсы начала цикла) шины управления отлаживаемой микропроцессорной системы (четвертый информационный вход 24 устройства) поступают через второй вход 20 ,элемента ИЛИ 8 на счетный вход первого двоичного счетчика 9 и одновременно на вход формирователя 26 сигнала записи. При этом первый двоичныйсчетчик 9 с поступлением первого и 25 каждого последующего импульсов на свойсчетный вход формирует на выходе нарастающий двоичный код, который воздействует одновременно на адресные входы блоков буферной памяти адреса 10, буферной памяти данных12 .и буферной памяти состояния шины управления 13 и на информационный вход регистра 18 длительности трассы,Сигнал с выхода формирователя 26 сигнала записи воздействует на первые управляющие входы мультиплексоров адреса 14, данных 16 и шины управления 1l, на входы записи блоковбуферной памяти адреса, буферной памяти данных и буферной памяти состояния шины управления и на вход разре шения регистра 18 длительности.трассы, обеспечивая одновременное занесение информации о состоянии адресной шины, шины данных и шины управления отлаживаемой микропроцессорной системы с второго 22, третьего 23 и четвертого 24 инФормационных входов устройства в последовательные ячейки соответственно блоков 10, 12 и 13 буферной памяти и запоминание в регистре 18 длительности трассы текущего адреса заполняемых ячеек блоков 10, 12 и 13 буферной памяти,.При, достижении на счетном входе нычитающего счетчика 31 импульсов определенного количества импульсов, заданного кодом, занесенным на устано 55 14вочный вход вычитающего счетчика 31импульсов, последний вырабатываетсигнал, который поступает ца сицхроцизирующий вход (С-вход) триггера 11и перебрасывает последний в нулевоесостояние. На первом выходе 21 синхронизации устройства появляется сигнал"УА 1 Т", останавливающий работу отлаживаемой микропроцессорной системы.К этому моменту в регистр 18 длительности трассы будет занесен адреспоследней занятой ячейки трассы после прогона первого участка программы.Одновременно сигнал с выхода триггера 11 поступает в виде первого маскируемого сигнала прерывания "1 МТ 1" вотлаживающую ЭВМ через первый выход21 синхронизации устройства Сигнал"1 МТ 1" означает, что отлаживаемаямикропроцессорная система отработалапервый заданный участок отлажинаемойпрограммы на рабочей скорости и,воспринимая и обрабатывая это прерывание "1 ИТ 1", отлаживающая ЭВМ выводит из устройства информацию о сформированной трассе,Выполняя программу обработки прерывания "1 ИТ 1", отлаживающая ЭВМвыставляет вначале по адресному входу1 устройства и первому информационному входу 2 устройства на входах дешифратора 4 код с 1, который возбуждает сигнал на четвертом выходе дешифратора 4, "очищая" первый 9 и второй19 двоичные счетчики, Затем отла кивающая ЭВМ выставляет по адресномувходу 1 устройства и первому информационному входу 2 устройства на первый и второй чходы депифратора 4 коде, возбуждающий ца пятом выходе дешифратора 4 сигнал, который поступает на вход Формирователя 2l сигналачтения, на счетный вход второго двоичного счетчика 19 и через второйвход элемента ИЛИ 8 на счетный входпервого двоичного счетчика 9, На выходе первого двоичного счетчика 9формируется двоичный код, соответствующий адресу первой занятой подтрассу ячейки блоков буферной памятиадреса 10, буферной памяти данных12 и буферной памяти состояния шиныуправления 13, формирователь 2 сигнала чтения вырабатывает сигнал, одновременно воздействующий на входычтения блоков 10, 12 и 13 буфернойпамяти и на вторые управляющие входымультиплексоров адреса 14, данных 1620 25 Ц тт 5 т С Сттятт 50 и ши:ы упр.влен;я 1 Саттержимае первых ячеек блоков О, 12 и 13 буферной памяти;таступает одновременно на информационные вы;.оды соответстзенсто мультплексар:в адреса 14, тат". 16 5 ПИ.Ь улраВЛЕНИя/. ВТО- рой двои с .и счет ик 1" фиксируетттадрес первых распецатаннсс ячеек памяти блаьав О, 12 и 13 буфе, най патя Затем олажвасоспая ЭБМ выставл по эдресному входуус грайствапервомт и формационному входу 2 ус.тройс а тса первый и второй входыешифрата"та 4 ласледонат.льна коды а, Ь, . в сс ответствн с катарыМтсуЛЬ ттв с Сср 5 аГИСТраЛЕЙ ПО следааател:ио каммут 5 рует ,формацию с нф трмацго ных гьгадов мульт плексоров адрес , данных 16 и шины управ,ви 1на певы И 5 т ОрстцонНЫй Р ткг. 3 5 траС" В;. дЛя ЗаПОМИНанчя т. гасц."дуОго анализа ц атлатт 5 пао: В.," тс и ттлсттси на"цая ЗВ во .о,: вы тавляет по адресному вх;ду 1 .ттст,ств . и первому информационтса у тха:,у ". у"тройства на Паряхс; В С, В. РХО тс дощСц ТС а 4 посл .до, . ьнс; к тды е, , о, с, передав,т.;, е вт трын я т е бноко, , ," т,Фс рно памяти а ОТтттК т .тт, .;.Я ЗИП МИНанг.н И т, т1 .. Г " :ят.Гт , т В та ц Ц 0 =иснье код .3 ьсод. вОт)о га воитвагаче и -. ",е дстг, т энач, нияхр;т.т, и "яегис гре 18 длительност; "р.т.:сь адрса последастй заняа под таас у .,че ки в блок:х 10,2 и 3 ферной п,яти. Б этот мам.нт схг.а 20 срав ния выдает сигнал "тс рого . асктруемогс ир.ртания.тт:р т:;. ; се" т,а 5: истс. мс ":срвом .с.тк: пртг" "ы :нкпиот :т в : з адекватно, то, выполняя обработкувторого маскируемого прерывания"Т 1 Т 2", отлаживающая ЭВМ подготавливает устройство для отладки микропроцессорных систем для прогона атлаживаемой микропроцессорной системына втором участке отлаживаемой прораммы, Для этога отлааживающая ЭВМтыставляет па адреснаьгу входу 1 устройства и первому информационномувходу 2 устройства на гервый и второйвходы дешифратора 4 последовательнокоды с 1, 3, н, , 1, которые последовательто ваэбужда.стт четвертый, десятьп, ссдт мой, восьмой с дев тый вь"оды дешифрзтсра 4 и, гэатв:тствсно,"очищаю, содержимое первого 9 ивторого 19 двоичных счетчиков и регистра 18 длительности грассы разрпают занестп коды нс ормации с иварациосього выхода 3 угтройгтв; вресистр 6, рсгистр 28 и на ус:нгвочЕнттй ВХОД ВЬЧИТаСВЕГО СтЕТика1 И . пульсов,Заверспая подготовку к прогонувтгтрогс участка стла,киваемой програмыатлак.ьаютттстт Э 101 ь;ставляет пот;реснстму входу , устр рства и первому 5 нфар:апиат наму в .д, 2 устройства на первый.5 арой вхсвы деьтисра 4 с,д Г к трый вазбукдает,т:,.та вьхад л:шиФр,тора +, возде ствуи" и на вход Ьорми, ова- ел 15 короткс г и; гуль с а, паслэ цний перебрасываеттриггер 1 по единичному входу (В-входу) в единичное состояние, сньвая тем.амым сигнал "1 Т" с первого выхода2 синхронизации устройства и разрепс.: Отлаживаемой микрапранессорнойсистеье приступить к прогону второгоУ таетКа ОТЛажИВОЕМой ПРОГРаММЫ Нарабочей скоро;ти,Процесс прогона второго и каждогопоследующе.о участков олаживаемай программы повторяется циклически,вп;оть да окстнца ая отлаживаемойпрот-р; мы Ф ст р м у л а и з о б р е т ,. н и уСтрОЙСТ.,Л 5 ОТЛадКИ МИКрапра гесгг р;тх систем, саде:кащее дешифратср, мультиплеггар магистралей, оритт двоичный счетчик, блок буферктй памяти адреса блок буферной паня.и даь.сых, мультиплс:сор адрга, .у." гтлессор аннх, элеметт с 1, ТРИГСР 5т".РМИ РЯТЕЛЬ КОРОТКОГО ИМ16 2455 40 45 50 55 пульса, причем адресный вход устройства для подключения к шине адресаотлаживающей ЭВМ соединен с первыминформационным входом дешифратора,второй информационный вход которогосоединен с первым информационнымвходом устройства для подключения кшине управления отлаживающей ЭВМ,информационный вход-выход устройства для подключения к шине данныхотлаживающей ЭВМ соединен с информационным входом-выходом мультиплексора магистралей, первый, второй и третий выходы дешифратора соединены соответственно с первым, вторым итретьим управляющими входами мультиплексора магистралей, четвертый выход дешифратора соединен с обнуляющим входом первого двоичного счетчика, счетный вход которого соединенс выходом элемента ИЛИ, пятый выходдешифратора соединен с первым входомэлемента ИЛИ, информационный выходпервого двоичного счетчика соединенс адресными входами блока буфернойпамяти адреса и блока буферной памяти данных, шестой выход дешифраторасоединен через Формирователь короткого импульса с единичным входомтриггера, нулевой вход триггера соединен с входом начальной установкиустройства, информационный входтриггера соединен с шиной нулевогопотенциала устройства, информационный вход-выход блрка буферной памятиадреса соедйнен с двунаправленнымвходом мультиплексора адреса, информационный вход-выход блока буфернойпамяти данных соединен с двунаправленным входом мультиплексора данных, информационный вход мультиплексора адреса соединен с вторым информационным входом устройства для подключения к шине адреса отлаживаемоймикропроцессорной системы, информационный вход мультиплексора данныхсоединен с третьим информационнымвходом устройства. для подключения кшине данных отлаживаемой микропроцессорной системы, информационныевыходы мультиплексора адреса и мультиплексора данных соединены соответственно с первым и вторым информационными входами мультиплексора магистралей, о т л и ч а ю щ е е с ятем, что, с целью повышения производительности при отладке аппаратнопрограммных средств микропроцессор 5 1 О 15 20 25 30 35 ных систем, в устройство введеныпервый селектор, первый регистр, второй двоичный счетчик, схема сравнения, регистр длительности трассы,второй селектор, второй регистр, вычитающий счетчик импульсов, блок буферной памяти состояния шины управления, мультиплексор шины управления,формирователь сигнала записи, формирователь сигнала чтения, причем инФормационные входы первого регистра,второго регистра и информационныйвход вычитающего счетчика импульсовсоединены с информационным входомвыходом устройства для подключения кшине данных отлаживающей ЭВМ, седьмой, восьмой и девятый выходы дешифратора соединены соответственно с входами разрешения первого регистра,второго регистра и вычитающего счетчика импульсов, выход первого регистра соединен с входом управления первого селектора, выход второго регистра соединен с входом управления второго селектора, информационные входыпервого селектора, второго селектораи мультиплексора шины управления соединены с четвертым информационнымвходом устройства для подключения кшине управления отлаживаемой микропроцессорной системы, выход первогоселектора соединен с вторым входомэлемента И и входом формирователя сигнала записи, выход второго селекторасоединен со счетным входом вычитающего счетчика импульсов, выход обнуления которого соединен с тактовым входом триггера, выход которого является первым выходом синхронизацииустройства для подключения к входупервого маскируемого запроса прерывания отлаживающей ЭВМ для подключения к входу ожидания отлаживаемоймикропроцессорной системы, счетныйвход второго двоичного счетчика ивход Формирователя сигнала чтениясоединены с пятым выходом дешифратора,обнуляющий вход второго двоичногосчетчика соединен с четвертым выходомдешифратора, информационный выход второго двоичного счетчика соединен спервым входом схемы сравнения, выходрегистра длительности трассы соединенс вторым входом схемы сравнения, инФормационный вход регистра длительности трассы и адресный вход блокабуферной памяти состояния шины управления соединены с информационным вы