Устройство сопряжения разноскоростных асинхронных цифровых сигналов

)9)г 4 ) 3/16 15 Я ИДЕТЕЛЬС ГВУ АВГОРСКО мутации ц ения - р ифровых анной церочкин мул ьтип ователННЫЕ ЦИФООВ,1 Е СИ- адио и связь, 1985,8 кода. П ния цифро кбит/с вк соответств емой аппа ЖЕНИЛ РАЗНО ННЫХ ЦИЦЕРО игнал, пускаТСЯ и ЗЛЕКТРОСВЯ 1 И в устроие,т ах ке)м г(ъ ч 1 ОГУДЛРСТВЕННЫЙ КОМИ ГГТПО ИЭОВРЕТЕНИЯМ И ОГКРЫТИЯМГ 1 РИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕ 121) 4436845/09(541 УС ГЕРОЙСТВО СОПСКОРОСТНЫХ АСИНХ)л 110 хк е т и с 11)з/1 ь 3 о в а ь с я зобреростей ия ука второй еобраватель лнения пряжеидо 64 ифровых сигналов. Цель и асширение диапазона ско сигналов. Для достижен ли в устройство введены ксор 5, первый и второй пр 6 и 7 сигналов и преобразо риводятся примеры выпоустройства для случая со вых сигналов со скоростям лючительно в групповой с ующии си налу серийно вы ратуры 10 ил.1667266ьш ЗЯББ 7Гас Е Гиу й,4 У П Пйф уТ 11Т 10-УаТоИнф.1ьр дяОЛ блпкод баСоставитель В.Зенкин тор й,Маковская Техред М,Моргентал Корректор Н Коро Заказ 2534 Тираж 392 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКН Г СССР113035, Москва, Ж, Рачшская наб., 4/5ород, ул.Гагарина, 101изводственно-издательский комбинат "Патент", г, У5 10 15 20 25 30 35 40 45 50 Изобретение относится к электросвязи и может использоваться в устройствах коммутации цифровых сигналов. Цель изобретения - расширение ди;пэзона скоростей цифровых сигналов,На фиг, 1 приведена структурная электрическая схема устройства сопряжения разноскоростных асинхронных цифровыхсигналов; на фиг, 2-8 - примеры выполнения соответственно блока привязки, второго и первого мультиплексоров,дешифратора, блока синхронизации, преобразователя сигналов и преобразователя кода; на фиг. 9-10 - временные диаграммы,поясняющие принцип функционированияустройства.Устройство сопряжения разноскоростных асинхронных цифровых сигналов содержит блоки 1 привязки, дешифратор 2,первый мультиплексор 3 и блок 4 синхронизации, а также второй мультиплексор 5, первый и второй преобразователи 6 и 7сигналов и преобразователь 8 кода.Блок привязки (фиг, 2) включает три Отриггера 9 - 11, Второй и первый мультиплексоры (фиг. 3 и 4) включаютмультиплексоры 12 и 13 и элемент И 14,Дешифратор (фиг. 5) включает дешифратор15 и элементы И 16.Блок синхронизации (фиг, 6) включаетчетыре О-триггера 17-20, два счетчика 21 и22, пять элементов И 23-27, дифференцирующую цепь 28 и мультиплексоры 29 и 30,Преобразователь сигналов (фиг. 7)включает мультиплексоры 31, элемент ИЛИ32, оперативный запоминающий блок 33,регистр 34 и ключи 35,Преобразователь кода (фиг. 8) включаетпервый регистр 36, элемент И 37, мультиплексоры 38 и второй регистр 39.Устройство сопряжения разноскоростных цифровых сигналов работает следующим образом,Цифровые сигналы по линиям связи поступают из линейного оборудования (ЛО) наблоки 1 привязки. Каждой входящей линиисоответствует свой блок 1 привязки. МеждуЛО и блоком привязки осуществляется сонаправленный стык. Фиксация информациив блоке 1 привязки (фиг, 2) производится начастоте передаваемого цифрового сигнала,привязанного к частоте з в центре принимаемых посылок с помощью О-триггера 10,Привязка тактового сигнала Сс к частоте 1 з. осуществляется с помощью О-триггеров 9 и10, Выходной сигнал О-триггерэ 11 являетсясигналом требований у - 1,Информационные сигналы из блоков 1привязки поступают на второй мультиплексор 5, а сигналььтребований) - на первый мультиплексор 3, Второй мультиплексор 12 (фиг, 3) управляется адресными сигналами Аз, формируемыми в блоке 4 синхронизации, и осуществляет побитое временное уплотнение поступающих цифровых сигналов,Сигналы требований объединяются (фиг. 4) мультиплексором 13, Объединенные сигналы стробируются частотой 1 з в элементе И 14. Сигнал "Запрет", вырабатываемый блоком 4 синхронизации, блокирует сигналы требований у на время согласования цикла записи с циклом чтения, и его длительность может достигать нескольких периодов частоты з,Для обеспечения однократного приема информационных сигналов иэ входных линий дешифратор 2 по сигналам Аз вырабатывает сигналы Съ. Сл, подаваемые в соответствующие блоки 1 привязки для их обнуления, Дешифратор 2 (фиг, 5) включает дешифратор 15, к выходам которого подключены элементы И 16. На другие входы элементов И 16 поступает мультиплексированный сигнал требований, В первом и втором преобразователях 6 и 7 сигналов осуществляется преобразование мультиплексированных информационных сигналов и сигналов требований в параллельную форму. Эти сигналы в преобразователе 8 кода преобразуются далее в принятый для данной системы формит (кадр),В случае сопряжения низкоскоростныхсигналов со скоростью до 64 кбит/с включительно в формит, соответствующий формиту серийно выпускаемой аппаратуры ИКМ,схема преобразователя (6 или 7) сигналов может быть выполнена в соответствии с фиг.7. На мультиплексор 31-1 поступают частота з и тактовая последовательность с 4 из блока 4 синхронизации, а на мультиплексоры 31-3 и 31-2 - мультиплексированные информационный сигнал и сигнал требований. На мультиплексор 31- 13 поступают адресные сигналы записи и чтения Аз и А также иэ блока 4 синхронизации. На управляющие входы всех мультиплексоров 31 и вход элемента НЕ 32 поступает тактовая последовательность переключений Ь. Код согласования скоростей (КСС) вырабатывается непосредственно в преобразователях сигналов Преобразователи 6 и 7 сигналов работают в противофазе, для чего в одном блоке устанавливается перемычка 1-3, э во втором - 2 - 3. Частота переключений 1 п для упомянутого выше случая составляет 4 кГц, скважность импульсов - 2,ЧИГЛО РЭЗРЯтЬОГ 3Ь т гЛ адниИМ Скорость ифровог сигналаРп т ИСПОПЬЭО г Д 11 Д Л О Вг; тЛЭко.0 Г 5 0 625 0,375 Х,625 щий блок 5 н,6 4 46 32 16 64503 со скорость "г 64 1 е; е;,еддгтсч 3 4 етда 4 бита Для ормации частота должна опредепереда Прикбит/сили 5 бдостовеопросаляться Сигнала 1 КМ канд тором - в червом т, а ворной фи ксдции иних линии:ения гспр = Гцп ЧЗГО кГл д,п:9 с ЕРиОДОВ ОпР чиг,лгт таблицы нималь кГц. П и+к) Г а.при 1етомМь ьое зна .ен ри этом ча е Еппр равтота записи о входов уст кГц,ьо где п - чис 4 и -32 1 з= 1 зройс и,ОрМдцЫОНН мею; видВ режиме записи информации в оперативный запоминающий блок (ОЗБ) 33 через мультиплексор 31 - 1 поступает частота Гз, а через мультиплексоры 31-2 и 313 мультиплексированные сигналы требований и цифровые сигналы регистра 34 (1 р - 9 р), проключаются в ОЗБ 33 через мультиплексоры 31-4 - 31-12, а через мультиплексор 31 - 13 подключаются адресные сигналы записи Аз. При этом ключи 35-1 - 35-10 установлены в высокоимпе дднсное состояние,В режиме чтения из ОЗБ 33 к соответствую цим входам подключаются тактовые последовательности тл и т 5 КСС и адресные си гнал ы чтения - Ач. Ключи 35-1 - 35- 10 разблокируются,В ОЗБ 33 для каждой входящей линии устройства отводится десятиразрядная запоминающая ячейка. Максимально возможное число накапливаемых информационных бит в отдельной ячейке памяти за один цикл записи равно девяти. Для произвольно взятого ь-го канала с адресом Аз иэ первого и второго мультиплексоров 3 и 5 выдается сигнал требований и информационный сигнал, При этом временной канал при записи разделяется на такты ть и 12 Во время такта ть поадресу Аз из ь ячейки ОЗБ 33 считывдетя информация, и по заднсму афронту в ближайшем такте частоты з эта информация иклов в групповом сигнале; заносится в регистр 31 Бо время такта 12 сдвинутое на один разряд слово вновь записывается вячейку ОЗБ 33 при наличии сигнала требований ,:. используемого в дан ном случае в качестве тдк 1 ового сигнала тз.В первый разряд ОЗБ 33 записывается информационный бит,Цикл чтения разделен на временныеканалы (ВК), как в кадре ИКМ. За один 10 ВК производится одно считывание во время такта т 4 по пдресу А а в такте т 5 - запись кода согласования скоростей (КСС) по тому же адресу А,. Этим ячейка ОЗБ 33 подготавливается для записи в нее инфор мации в следующем цикле записи, Каждому -му входному каналу соответствует-й канал в групповом сигнале выбранного формата, В случае, если скорость входящих сигналов меньше 64 кбит/с, то мдкси мдльное число входных каналовсоставляет 32. Для передачи сигнала со скоростью 64 кбит/с используются два соседних канала в групповом сигнале, число входных каналов при этом 25 уменьшается на один Возможно произвольное сочетание скоростей входных сигналов с учетом приведенного выше замечания В таблице приводятся качесьвтнные показатели испол зования 30 ИКМ каналов цифровыми сигналамиразличных скоростей Оп рдтивный запоминаю 33 имеет организацию 32 х 10, тд "2 соответствуеь числу каналов Из десяти разрядов девять отводится для записи информации в циклах опроса Тп - Гв, а десятый разряд - для кода согласования скпрсстиВ режиме чтения тьосл, гчитывдния информации в групповой сигнал в ячейку записывается код согласования скорости (КСС) "1000000000".Выравнивание скорог ти входного цифрового сигнала осуществляет ья путем измене-ьля длины КОС. Так число бит в КСС для входного сигндла со скоростью 16 кбит/с колеблетгя от 9 до 7, для сигнала 32 кбит/с - от 5 до для сигналов 48 и 64 кбит/с КСС колеблется От 3 до 5 и От 1 до 3 соответствРнноПосле записи ит ых сигналов слова в ОЗБ 33 и04 Ов 05 09 1 р 2 р Зр 4 р 5 р бр 7 р 01 1 0 0 0 0 0 02 01 1 0 0 0 0 Значение кодов скорости А записывается в блок 4 синхронизации по месту установки устройства на станции с помощью мультиплексоров 29 и 30(фиг. 6). К примеру, если к 1-му входу подключается сигнал со скоростью 48 кбит/с, то это соответствует коду "00", если же на 1-м входе действует сигнал со скоростью 64 кбит/с, то это соответствует коду "01" в 1-м канале и "10" в (1+ 1)-м канале,Согласование форматов сигналов при считывании производится путем исключения 9 и 10-го разрядов, так как максимальное число бит информации для сигналов со скоростью до 48 кбит/с равно 7 и они занимают положение с 2 по 7-й разряд, а 8-й разряд может быть занят 1" КСС,В выделенном канапе слово по коду "00" Информационное слово из блока 33 для сигнала со скоростью 65 кбит/с имеет 7, 8 или 9 бит, а в групповом Считывание слов из преобразователей 6 и 7 сигналов по 1-му адресу А, происходит во время такта т 4, а во время такта т 5 в 1-ю ячейку записывается КСС. В преобразователе 8 кода слово в регистр 39 эзписывается по переднему фронтутакта 15, совпадающему с задним фронтомтакта т 5 и с передним фронтом частоты 10,Запись в регистр 36 происходит по переднему фронту последовательности т 5, проходя 1щей через элемент И 37,При обработке сигнала со скоростью64 кбит/с по коду "01" часть слов с 1 по 4-й разряд записывается в регистр 36, э другая часть с 5 по 10-й разряд сразу записываетса 5 в регистр 39 преобразователя 8 кода (фиг. 8)через соответствующие мультиплексоры 38.Далее 5-й разряд слова продвигается нэ 1 й разряд выделенного канала(ВК) в групповом тракте и т,д., 10-й разряд слова - нэ б-й 10 разряд ВК, а на 7 и 8-й разряды ВК проключаются "нули". В (1 + 1)-м ВК по коду "10" проключается слово с регистра 36, причем 1-й разряд слова проключает 1-й разряд ВК и т,д., на 5-й разряд В К проключается "1", а на 15 разряды б, 7 и 8 - "нули" Таким образомсоблюдается правильный порядок выдачи информации. Так, при скорости входного сигнала 48 кбит/с промежуточное слово может иметь один иэ представленных ниже видов сигнале в двух соседних каналах информация располагается по одному из трех вариантов: Блок 6 синхронизации (фиг. 6) формиру ет набор необходимых импульсных последовательностей, управляющих процессами обработки поступаюгцей информаци Го скольку скорость группового сигнала на выходе устройства должна составлять 2048 кбис/с, то на вход девятирзэрядного счетчика 21 поступает тактовая чэ:тста 2048 кГц от отдельного задающего генератора (не показанного на фиг 6) С помощью элементов И 26 и 27 формируются тзк"оеые .последовательности т 4 и тб,1Тактовые последовательности, обеспечивающие первичную обработку поступающих с входов устройства сигналов, Формируются с помощью другого девяти- разрядного счетчика 22. При этом элемент И 25 обеспечивает формирование сигнала "Запрет", Синхронная тактовая последовательность 1 зо1 о также поступает из отдельного задающего генератора, Частота записи 1 з233 б кГц поступает на тактовый вход счетчика 22 через элемент И 24. Синфазная работа счетчиков 21 и 22 поддерживается с помощью триггеров 17 и 18, управляемых соответствующей тактовой последовательностью со счетчика 21. Элемент И 23 один раз за цикл деления счетчика 22 вырабатывает узкий импульс, опрокидывающий триггеры 17 и 19. Единичный сигнал с триггера 19 переписывается на частоте 1 зп в триггер 20. Появление единичного сигнала в тригге. ре 20 фиксируется дифференцирующей цепью 28, узкий выходной импульс которой производит установку в исходное состояние триггеров 19 и 20 и счетчика 22.Диаграммы 9 аг иллюстрируют входные цифровые сигналы, подключаемые к входам устройства, диаграммы 9,", Э,к структуру формируемого уг;тройством груп пового сигнала, а диаграммы Ээ Эк - ат дельные тактовые последсвательнп т,; используемые при записи поступающеи ин формации.Диаграммы, изображенные нз Фи 10, иллюстрируют процесс обработки ин Формации, поступающей навход угтроиства. Формула иэобретени я Устройство сопряжения разноскоростных асинхронных цифровых сигналов, содержащее блоки привязки, дешифратор, 5 первый мультиплексор и блок синхронизации, вход которого является тактовым входом устройства, информационными входами которого являются первые входы блоков привязки, вторые входы и первые 10 выходы которых соединены соответственнос первым выходом блока синхронизации и первыми входами первого мультиплексора, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона скоростей цифро вых сигналов, введены второй мультиплексор, первый и второй преобразователи сигналов и преобраэов ;.ль кода, первые входы которого соединены с выходами первого и второго преобразователей сигналов, пер вые, вторые, третьи. четвертые и пятые входыкоторых соединены соответственно с выходом второго мультиплексора, выходы первого мультиплексора, первым, вторыми и третьими выходами блока синхронизации, четвертый и пятый выходы которого подключены к соответствующим вторым входам преобразователя кода и второму входу первого мультиплексора, третьи входы которого соединены с вторыми выходами блока синхронизации, с 30 первыми входами втрого муь;иплекгора и спервыми входами Лешифр. торг вь:х:ды которо о соединены с соот-.етствующ ми третьим.1 входа и блокоь привязки. вт,:ые вь, .ды которых подключены к вторым входам втрого мультипексора при з- м второй вход дешифратора гг .динен - выходом первого мультиплексора четвертый вход которого подключен к первому выходу блока синхронизации, а выход преобразователя кода является выходом устройства