Устройство для распределения заданий процессорам

(5)5 С 06 Р 9 3 он, С.Н. Харче к о СССР1986,ССР9.ПЕНИЯ ЗАдетельст 6 Е 9/46 ельство6.02 ДЛЯ РАСПРЕ вычисли регистров; схема бло н ОСУДАРСТНЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ Гкнт СССР ИЕ ИЗОБР(57) Изобретение относитсятельной технике и может быт Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых многопроцессорных системах для распределениязадач между процессорами,Целью изобретения является повышение производительности за счет определения отказавшегопроцессораодновременно с повторным решением задачы.На Фиг. и 2 приведена функциональная схема устройства; на Фиг,З -функциональная схема блокана Фиг. 4 - функциональнаяка сравнения; на фиг. 5 - функционалная схема блока управления.Устройство для распределениязаданий процессорам содержит блок 1регистров, коммутатор 2, коммутатор3, элемент ИЛИ-НЕ 4, элемент И 5,элемент И-НЕ 6, каналы 7, группу инФормационных входов 8, в каждом кана зовано в отказоустоичивых многопроцес", сорных системах для распределения задач между процессорами. Цель изобретения - повышение производительностиза счет. определения отказавшего,процессора одновременно с повторным решением задачи. В устройство введены третий коммутатор, блок сравнения, блокуправления группа элементов ИЛИ, ав каждый канал - группа элементов Ии четвертый элемент ИЛИ, Устройствоможет работать в режиме повышеннойпроизводительности решения задач и в,режиме повышенной надежности решениязадач.з.п. Ф-лы, 4 ил,ле элемент 9 сравнения, регистр 1 О,триггеры 11, блоки элементов И 12,элементы И 13-18, регистр 19, элементы ИЛИ 20 и 21, регистры 22, элемент ИЛИ 23, триггер 24, группу элементов И 25, одновибратор 26, синхронизирующие входы 27 и 28, вход 29режима, элементы ИЛИ 30, коммутатор31, блок 32 сравнения, блок 33 управления, первые управляющие входы 34 и35 блока 1 регистров, выходы Зб и 37блока 1 регистров, группу инФормационных входов 38-40 блока 33 управления, группу инФормационных выходов 41 и 42 блока 33 управления, и -Формационные, выходы 43 каналов 7,сигнальные входы 44, группу информационных выходов 45, выходы 46 триггеров 24, группу кодовых выходов 47,синхронизирующий вход 48, выходы 49прерывания, триггер 50.1636846 Составитель М. КудряшевРедактор С. Пекарь Техред Д,Сердюкова Корректор Л. Пилипенко Заказ 816 Тираж 403 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101, назначен для выдачи управляющих сигналов на входы коммутатора 31 и дляуправления сбросом регистров 10, Блок 1533 управпения содержит преобразователь65 кода. Преобразователь кода преобразует код, поступающий с выходов регистров 61 и 62. В регистр 61 код записывается с выхода элементов ИЛИ 30по переднему фронту импульса с входа 48, В соответствии с этим кодомпреобразователь кода выдает управляющие сигналы на входы коммутатора 31В блоке 32 сравнения выполняется срав 25нение кодов, результаты сравнения по-.ступают на вход регистра 62. В регистр 62 этот. код записывается позаднему фронту импульса с входа 48.Таким образом, длительность импульса на входе 48 должна быть больше длительности переходных процессов припоследовагельном срабатывании коммутатора 31 и блока 32 сравнения,В соот-ветствии с кодами, поступившими навходы, преобразователь 65 кода выдает другой код, который поступает наинформационные входы регистра 63 иблока элементов И 64.В устройстве через выходы 43 кодызадач поступают для решения, Работа40процессоров синхронизируется импульсами с входов 27 и 28. На входы 45выдаются коды результатов решения задачи, причем код выставляется послепрохождения заднего фронта импуль-.са с входа 28, но до поступления переднего фронта импульса на вход 48.На входах 44 появляются сигналы послетого, как соответствующий процессоррешит задачу. Сигналы на этих выходах должны появляться после прохождения заднего фронта импульса свхода 28 и сниматься после прохождения заднего фронта следующего импульса с этого же входа. Если хоть 55один из процессоров во время решения задачи дал сбой или отказ в режиме повышенной достоверности решения задачи, то оба процессора переводягся в режим контроля.Триггер 50 в каждом канале предназначен для фиксации момента отказа соответствующего кайала 7. Триггер 50 имеет два входа, связанные коньюнк- тивно. Установка его в единицу осуществляется по заднему фронту импульса на входе синхронизации, если на обоих входах присутствуют единичные сигналы, Установка триггера 50 в единичное состояние осуществляется в случае повтор.ного несравнения результатов решения, задачи в данном канале. В этом случае триггер 24 уже установлен в единичное состояние и на выходе элемента9 сравнения присутствует единичныйсигнал, по заднему фронту импульса свхода 28 триггер 50 устанавливаетсяв единичное состояние. Установкатриггера 50 в нулевое состояние осуществляется после проверки процес-. соров соответствующего канала 7 внешним сигналом (цепи установки на фиг. не показаны).Устройство работает следующим образом фВ начальный момент все элементыпамяти находятся в нулевом состоянии,Влок 1 регистров не содержит информаций. На выходах элементов И-НЕ 16 и ИЛИ-НЕ 4 присутствуют единичные сигналы (цепи установки в исходное состояние ие показаны).Устройство может работать в режиме ,1 повышенной производительности решения задач и в режиме 11 повышенной надежности решения задач.Рассмотрим работу устройства в режиме 1, В этом режиме на входе 29 при сутствует нулевой сигнал. Он обеспе-.- чивает поступление задачи для решения в один процессор, Задачи, пришедшие на вход 8 устройства, поступают в блок 1 регистров, откуда последовательно через коммутатор 3 поступают на информационные входы блоков элементов И 12. Однако код задачи пройдет только на выход 43, так как только на вы;. ходе элемента ИЛИ 21 присутствует. единичный сигнал. После поступления задачи в процессор очередной синхроим- , пульс с входа 27, пройдя через открй-тый элемент И 5, установит триггер 11 в единичное состояние. Нулевой сигнал. с инверсного выхода этого триггера через .элемент ИЛИ 20 откроет элемент И 13, поэтому вторая за1636846 6 5дача с выхода коммутатора 3 поступит,через блок элементов И 12 во второй процессор. По очередному синхроимпульсу с входа 27 триггер 11 уста-новится в единичное состояние. Послеэтого появится, единичный сигнал на выходе элемента И 18. Этот сигнал откроет элемент И 13 и на его выходе появится управляющий сигнал для.приема очередной задачи в соответствующий процессор. Задача в процессор по-. ступит аналогично описанному. После того, как все процессоры включатся в, работу, на выходе элемента И-НЕ 6 появится нулевой сигнал. Этот сигнал поступит в блок 1 регистров и последний перестанет выдавать задачи для распределения, Если какой-нибудь процессор выполнил поступившую на его вход задачу, то на входе 44 появится единичный сигнал.Для нормальной работы устройства необходимо, чтобы сигналы на входах 44 выставлялись в паузах между импульсами с входов 28 и 27 и снимались после прохождения импульса с входа 28 но до импульса с входа 27. Задачи на вход 8 устройства должны поступать в паузах между импульсами с входов 28 и 27 и сниматься после прохождения очередного импульса с входа 27, но до импульса с входа 28.Так как на входе 29 действует нулевой сигнал, который запрещает работу элементов 9 сравнения, то на выходе элемента 9 сравнения будет нулевой сигнал. Этот сигнал открывает элементы И 14.К. и 14.К.2. Поэтому очередной импульс с входа 28 пройдет через открытый элемент И 14 и установит триггер 11 в нулевое состояние. Соответствующий процессор вновь готов принять задачу для обслуживания.Рассмотрим работу устройства в режиме 11, Сущность этого .режима заключается вследующим., Пусть необходимо решить пакет задач с повышение ной надежностью получения достоверного результата, Если учесть, что во время решения задачи процессор ложат дать сбой или отказать, то на выход поступит неверный результат решения. Чтобы этого избежать, в данном устройстве каждая задача решается на двух процессорах одновременно, После решения задачи в процессорах сравнение результатов решения позволяет определить, правильно решена за" дача или нет. В случае несовпадениякодов результатазадача передаетсядругой паре процессоров, которая даланесравнение с целью определения причины несовпадения (сбой или отказ) .В режиме 11 на входа 29 постоянно присутствует единичный сигнал. Этотсигнал, поступая на входы элемента.ИЛИ 20, позволяет вырабатывать управ-ляющие сигналы, разрешающие поступление очередной задачи одновременно навыходы двух блоков элементов И 12. Поэтому каждая задача будет поступатьэ для решения одновременно в два про- .цессора. Сигнал с входа 29 разрешаетработу элементов 9 сравнения,При распределении задач по процессорам устройство в режиме П работа 20 ет аналогично режиму 1, за исключением,того, что одна задача поступает вдва процессора. При выполнении задачи процессоры одного канала выставляют коды результатов решения задачи25 на выходы 45 в По переднему Фронтуимпульсов, сигнализирующих об оконча-,нии решения задачи, эти коды записываются в регистры 22.Далее возможно несколько вариан 30 тов работы устройства.Рассмотрим самый простой случай,когда коды решения задачи, выданныепроцессорами, совпали. В этом случаена выходе элемента 9 сравнения будетнулевой сигнал, Этот сигнал откроет35элементы И 14. Следовательно, синхронизирующий сигнал с входа 28 пройдетчерез элементы И 14 на установочнь 1 евходы триггеров 11 соответственно. Врезультате канал вернатся в исходное положение и будет готов к приемуочередной задачи.Рассмотрим случай, когда коды решения задач, поступившие на выходы 45,5 не совпали. В этом случае на выходеэлемента 9 сравнения будет единичныйсигнал. Этот сигнал закроет элементыИ 14 и поэтому сигнал с входа .28 недпройдет на сброс триггеров 11. Единич 5 о,ный сигнал с выхода элемента 9сравнения поступит на вход элемента И 16, на выходе которого появится единичный сигнал. Единичный сигналпоявится только в том случае, еслинет аналогичной ситуации в канале сменьшим порядковым номером, которыйобладаетдбольшим приоритетом. Сигналс выхода элемента И 16 откроет коммутатор 2 для прохода кода задачи свыхода регистра 10код задачи в ре-, гистр 10 записывается одновременно с поступлением задачи в процессор для " обслуживания по заднему Фронту импульса с выхода соответствую 5 щего элемента И 13) Задача с выхода коммутатора 2 через коммутатор 3 поступит для распределения в каналы 7, где она распределится в свободный ка 10 нал для решения, Одновременно с этим задача повторно поступит в канал 7, Повторное поступление задачи обеспечит единичный сигнал с выхода элемен- . та И 16, который через элементы ИЛИ 21 откроет блоки элементов И 12. Код отказавшего канала запишется в регистр 19 канала, взявшего на обслуживание задачу отказавшего канала, При появлении единичного сигнала на выходе элемента И 16 открывается элемент И 17 для прохождения синхро-, импульсов с входа 27. Элемент И 17 от", кроется, если в устройстве есть сво. бодные каналы. Если свободных каналов нет, то нерешенная (отказавшая) задача ожидает освобождения процессоров в регистре 10. При освобождении процессоров появляется единичный сигнал на выходе элемента И-НЕ б, Очередной синхроимпульс с входа 27 про-. йдет через открытый элемент И 17задним Фронтом запустит одновибратор 26. Импульсом с выхода одновибратора 26 процессоры данного канала устанавливаются в нулевое состояние, Импульс с выхода одновибратора 26 установит триггер 24 в единичное состояние и сбросит регистры 22 в ноль, На выходе элемента 9 сравнения появится нулевой сигнал, На выходе элемен 40 та И 16 также установится нулевойсигнал. После решения задачи в каналах 7 в регистры 22 записываются коды ее решения. На выходах элементов 9 сравнения появляются соответствующие сигналы, Если задача решена правильно в обоих каналах, то аналогично описанному триггеры 11 устанавливаются в нулевое состояние, Кроме того, в канале 7 триггер 24 устанавливается в нулевое состояние импульсом с выхода элемента И 14. Каналы 7 готовы к принятию. новых задач. При этом делает ся вывод, что в канале 7 при первом цикле решения задачи произошел сбой и процессоры исправны,Если элемент 9 сравнения выдает сигнал несовпадения кодов, а элемент 9 сравнения выдает сигнал. совпадения кодов, то устройство работает следующим образом, По очередному синхроим-пульсу с входа 28 триггер 50 устанавливается в единичное состояние. Сигнал с его инверсного выхода закрывает элемент И 16, На его выходе не будет единичного сигнала. Таким образом, делается вывод, что один нли оба процессора канала отказали, о чем выдается инФормационный сигнал на выход 49 устройства. Канал 7 в этом случае работает без изменений.Рассмотрим вариант работы устрой-. ства, когда элемент 9 М сравнения выдает сигнал несовпадения кодов, а элемент 9 К сравнения - сигнал совпадения кодов. В этом случае единичный сигнал с выхода К-го разряда регистра 19 поступает на вход элемента ИЛИ 23. Единичный сигнал с выхода Ьлемента ИЛИ 23 откроет элемент И 15, на выходе которого появится единичный сигнал. Этот сигнал поступит на вход элемента ИЛИ 30 и откроет элементы И 25,1Так как в регистре 19 единица записана только в К-м разряде, то, следовательно, появится единичный сигналтолько на выходе элемента И 25, Такимобразом, появляются единичные сигна-;лы на выходах элементов ИЛИ 30, Этисигналы поступают на входы регистра 61блока 33 управления. По переднемуФронту импульса с входа 48 коды двухканалов, решающих одну задачу, запишутся в регистр 61, т,е. в регистр 61запишется код, содержащий единицытолько в разрядах К и М. На выходепреобразователя 65 кодов появится код,который разрешит проход через четырекоммутатора 31 кодов результатов решения задач с выходов регистров 22 соответственно, Коды результатов решения задачи в процессорах каналов 7поступят в блок 32 сравнения, где произойдет сравнение "каждый с каждым".Результат сравнения по заднему Фронту импульса с входа 48 запишется врегистр 62. Длительность импульсана входе 48 должна быть больше длительности переходных процессоров вцепочке последовательного срабатывания коммутаторов 31 и блока 32 сравнения. Поступив на вход преобразователя 65, результат сравнения изме51015 20 25 30 35 40 50 9 163нит код на выходе преобразователя 65кодов. На его выходах появятся сигналы, соответствующие процессорам,которые выдали неправильные коды решения.Эти сигналы. поступят на выход 47,Кроме того, поступит соответствующийкод на вход блока элементов И 64, Посигналу с входа 28 этот код пройдетна выход блока элементов И 64 и установит регистры 10 в нулевое состояние,так как задача решена,Рассмотрим работу устройства вслучае, когда оба. канала 7.К и 7,Мпри решении одной задачи выдали несовпадение кодов результатов решения,В этом случае в канале 7.К по очередному синхроимпульсу с входа 28 триггер 50.К установится в .единичноесостояние. Поэтому элемент И 16.Кбудет закрыт, Канал выведен из конфигурации устройства. Для включенияканала в работу после проведения профилактических мероприятий необходимообнулить триггеры 24.К и 50.К; атакже регистры 22.К.1 и 22,К.2 (цепиустановки исходного состояния не показаны.В этом случае возможны два варианта работы устройства, Это связано стем, что в каждом из двух каналов может отказать по одному процессору, ав двух других процессорах задача решена правильно, поэтому неэффективно задачу еще раз посылать на обслуживание в один из каналов.Рассмотрим этот вариант работыустройства,В этом случае аналогично описанному код каналов 7.К и 7,М, в которыхрешалась одна задача, запишется врегистр 61, Преобразователь 65 кодавыдаст код, разрешающий проход черезкоммутатор 31 кодов результатов решения задачи из регистров 22.К,1,22.К.2, 22,М,.и 22 М.2, Код результата сравнения запишется в регистр 62.Преобразователь 65 кода выдаст на соответствуюшие входы регистра 63 единичные сигналы соответствующим процессорам, которые выдали неправильный код решения задачи. По очередному синхроимпульсу с входа 28 разряд.регистра 63, соответствующий отказавшему процессору канала 7.К, установится в "1", Таким образом, сразуже имеется информация об отказавшем процессоре в канале и не надо прове 6846 10 рять оба процессора, На вход блока элементов И 64 поступит код каналов 7,К и 7.М для того, чтобы установить регистры 10,К и 10,М в нулевое состояние, так как задача решена.В случае, если блок 32 сравнения выдает код, обозначающий, что все процессоры выдали различные результаты решения задач, то оба разряда регистра 63, соответствующие каналу 7,К, устанавливаются в единичное состояние, а на вход блока элементов И 64 подается нулевой код, В этом случае задача из канала 7 М пбступит на обслуживание в другой канал аналогично описанному. Формула изобретения 1., Устройства для распределения заданий процессорам, содержащее. блок регистров, первый и второй коммутаторы, элемент ИЛИ-НЕ, элемент И, элемент И-НЕ, каналы, а в каждом канале элемент сравнения, четыре регистра, четыре триггера, два блока элемен- тов И, восемь элементав И, три элемента ИЛИ, одновибратор, причем группы выходов первого и второго блоков элементов И каждого канала являются соответствующими группами информа ционных выходов устройства, группа информационных выходов блока регистров подключена к первой группе информационных входов первого коммутато-., ра, выходы которого подключены к информационным входам блоков элементов И всех каналов, в каждом канале инверсный выход первого и второго триггеров подключены к первым входампервого и второго элементов И своегоканала, группа информационных входовустройства подключена к группе информационных входов блока регистров,выход элемента И-НЕ подключен к первому управляющему входу блока регистров, выход элемента ИЛИ-НЕ подключенк второму управляющему входу блока регистров, в каждом канале выход перваго и второго элементов И подключены к единичным входам соответствующего первого и второго триггеров, в каждом канале инверсньщ выход перво-. го триггера подключен к инверсному входу первого элемента ИЛИ, выход в;аторого подключен к второму входу второ-. го элемента И своего канала, выходы первого и второго элементов И в каждом ка11 16368нале подключены к первым входам соответственно второго и третьего элементов ИЛИ, выходы которых подключены куправляющим входам:соответственнопервого и второго блоков элементов И,в каждом канале выходы второго блокаэлементов И подключены к информационным входам первого регистра, выходыкоторого подключены к соответствую"щим информационным входам второго коммутатора, выходы. второго коммутатораподключены к второй группе информа-.ционных.: входов первого коммутатора,,в каждом канале выход второго элемента И подключен к входам синхронизациипервого и второго регистров, в каждом .канале сигнальные входы устройстваподключены к входам синхронизациитретьего и четвертого регистров и кпервым прямым входам третьего и четвертого элементов И своего канала,выходы которых поцключены к входамсброса соответственно первого и второго триггеров своего канала, в 25каждом канале выход четвертого элемен"та И подключен к первому входу сброса второго регистра и к входу сбросатретьего триггера своего канала, выход которого подключен к первомуустановочному входу четвертого триггера своего канала, инверсный выходчетвертого триггера в каждом каналеподключен к первому входу пятого элемента И своего канала, выход которогоподключен к вторым входам второгои третьего элементов ИЛИ своего канала, к первому входу шестого элемента И своего канала, к информационнымвходам вторых регистров всех каналов, к инверснвк входам пятых.элементов И каналов с большим порядковымномером и к соответствующему управляющему входу второго коммутатора, кодо-вые входы устройства в каждом канале 45подключены к информационным входамтретьего и четвертого регистров,выходы которых подключены к входамэлемента сравнения своего канала;выход элемента сравнения в каждом канале подключен к инверсным входамтретьего и четвертого элементов И, квторому установочному входу четвертого триггера, к второму входу пятогоэлемента И и к первому входу седьмогоэлемента И, прямые выходы первого ивторого триггеров в каждом канале подключены соответственно к первому ивторому входам восьмого элемен 46 12та И своего канала, выход восьмого элемента И подключен к вто рому входу первого и к третьему входу второго элемента И каналов с большим порядковым номером, в каждом канале выход шестого элемента И через одновибратор подключен к входу установки в "1" третьего триггера и к второму входу сброса второго и к входам сброса третьего и четвертого регистров своего канала, первый синхронизирующий вход устройства подключен Гк первому синхронизирующему входу блока регистров, к первому входу элемента И, к вторым входам шестых элементов И всех каналов, второй синхронизирующий вход устройства подключен к второму синхронизирующему входу блока регистров, к вторым прямым входам третьего и четвертого элементов И всех каналов, к тактовым входам четвертых триггеров всех каналов, вход режима устройства подключен к прямым входам первых элементов ИЛИ всех каналов и к входам разрешения элементов срав-. нения всех каналов, выходы восьмых элементов каналов соединены с входами элемента И-НК, выход элемента И-НЕ подключен к третьим входам шестых элементов И всех каналов, инверсные выходы четвертых триггеров каналов являются выходами прерывания устройства, выход элемента Щ 1 И-НЕ подключен к прямому иинверсному управляющим вхоФдам первого коммутатора, сигнальный выход блока регистров подключен к второму входу элемента И, выход которого подключен к тактовым входам первого и второго триггеров всех каналов, входы элемента ИЛИ-НЕ соединены с выходами второго коммутатора, о тл и ч а ю щ е е с я тем,:.что, с целью поввппения производительности за счет определения отказавшего процессора одновременно с повторным решением задачи, в устройство дополнительно введены третий коммутатор, блок сравнения, блок управления, группа элементов ИЛИ, а в каждый канал- группа элементов И и четвертый элемент ИЛИ, причем в каждом канале выходы второго регистра подключены к входам четвертого элемента ИЛИ, выход которого подключен к второму входу седь- . мого элемента И, в каждом канале выход седьмого элемента И подключен к/инверсным входам седьмых элементовИ каналов с большими порядковыми но 13 1636 В 4 мерами, выход седьмого элемента И каждого канала подключен к первым входам элементов И группы, к первому входу одноименного элемента ИЛИ группы, в каждом канале выходы второго ре .гистра подклюЧены к вторым входам элементов И группы, выходы которых подключены к соответствующим входам одноименных элементов ИЛИ группы, выходы третьего и четвертого регистров всех каналов подключены к соответствующим информационным входам третье- го коммутатора, выходы которого под-ключены к входам блока сравнения, выход блока сравнения подключен к первой группе информационных входов блока управления, выходы группы элементов ИЛИ подключены к второй. группе информационных входов блока управ- д ления, каждый выход первой группы инФормационных выходов которого подключен к входу сброса первого регистра одноименного канала, а вторая группа информационных выходов блока управления подключена к управляющим вха дам третьего коммутатора, выходы третьих триггеров всех каналов подключе-. ны к третьей группе информационных входов блока управления, второй и тре- ЗО тий входы синхронизации устройства подключены соответственно к первому и второму входам синхронизации блока управления, вход сброса которого соединен с первым входом синхронизацииЭ 5 6 14устройства, группа кодовых выходовкоторого соединена с третьей группойинформационных выходов блока управления,2. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что блок управления содержит три регистра,преобразователь двоичного кода в позиционный и блок элементов И, причем группы информационных входов первого,второго и третьего регистров соединены соответственно с первой, второйи третьей группами информацоинныхвходов блока соответственно, входысинхронизации и входы сброса первогои второго регистров соединены соответ.ственно с вторым входом синхронизации и входом сброса блока, вход синхронизации третьего регистра соединенс первым входом синхронизации блока ис управляющим входом блока элементовИ, информационные входы которого соединены с выходами преобразователядвоичного кода в позиционный, входыкоторого соединены с выходами первого и второго регистров, установочные входы третьего регистра соединеныс его выходами, с выходами преобразователя двоичного кода в позиционныйи с второй и третьей группами информационных выходов блока, первая группаинформационных выходов которого сое-,динена с группой выходов блока элементов И, 1636 84 б