Устройство для кодирования аналоговых сигналов

)5 Н 03 М 3/О ВРЕТЕ НИЯ ВТОРСКОУУ СВИДЕТЕЛЬСТВ авиационногоанде-Кирков,СССРН 04 В 1/04 ССР85.ИРОВАНИЯ элек тема связи ифроИзобретение относится к электросвязи и может использоваться,в системах цифро вой передачи звуковых сигналов,Цель изобретения - повышение точности работы устройства.На фиг.1 представлена структурная схема устройства; на фиг.2 - функциональная схема сумматора; на фиг.3 - функциональная схема предсказателя; на фиг.4 - функциональная схема программно-временного блока; на фиг,5 - функциональные схемы первого, третьего, четвертого дешифраторов; блока памяти, первого и второго формирователей импульсов; на фиг,6 функциональные схемы первого, второго преобразователей кода третьего коммутатора; на фиг.7 - временные диаграммы, поясняющие работу устройства.Устройство содержит (фиг.1) аттенюатор (аналоговый компрессор) 1, вычитатель лемент 2 и регист фиг.3) выитель 31 ГОСУДАР СТВ Е ННЫ И КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ КОАНАЛОГОВЫХ СИГНАЛОВ(57) Изобретение относится ки может использоваться в си вой передачи звуковых сигналов. Устройство производит преобразование аналогового (звукового) сигнала в цифровой сигнал, Изобретение позволяет повысить точность кодирования звукового сигнала за счет уменьшения инструментальных ошибок и замены шумов перегрузки по крутизне на шум (более грубого) квантования. Устройство содержит аттенюатор (аналоговый компрессор), вычитатель, аналого-цифровой преобразователь, коммутаторы, сумматор, дециматор, цифроаналоговый преобразователь, программно-сременной блок, преобразователи кода, дешифраторы, предсказатель, компаратор, элемент ИЛИ, регистр, блок памяти и формирователи импульсов. 7 ил., 1 табл. 2, аналого-цифровой пареобразователь 3, первый коммутатор 4, сумматор 5, дециматор 6, цифроаналоговый преобразователь 7, программно-временной блок 8,.первый управляемый преобразователь 9 кода, первый, второй дешифраторы 10, 11, второй коммутатор 12, предсказатель 13, компаратор 14, элемент 15 ИЛИ, третий, пятый дешифраторы 16, 17, третий коммутатор 18, регистр 19, четвертый дешифратор 20, блок 21 памяти, первый, второй преобразователи 22, 23 кода, второй и первый формирователи 24 и 25 импульсОв. Сумматор 5 содержит (фиг.2) суммирования, ограничитель 27 28. Предсказатель 13 содержитчитатель 29, регистр 30, ограничрегистр 32.1624696 Составитель М,НикуленковТехред М.Моргентал Корректор Т.Палий вту акто одственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 10 аз 203 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж-ЗБ, Раушская наб 4/5(фиг.5) на элементах 39 - 45 ИСКЛЮЧАЮЩЕЕ ИЛИ и элементе 46 И - НЕ, четвертыйдешифратор 20 выполнен на элементе 47НЕ и элементе 48 И-НЕ. Третий дешифратор 16 выполнен на элементе 49 И и элементе 50 И - НЕ. Блок 21 памяти выполнен наэлементе 51 ИЛИ, элементе 52 И и триггере53. Второй и первь 1 й формирователи 24 и 25импульсов выполнены на одновибраторах 1554, резисторах 55, 56 и конденсаторах 57.Второй преобразователь 23 кода выполнен (фиг,6) на элементе 58 НЕ, элементах 59 и 60 И. Первый преобразователь 22кода выполнен на элементе 61, элементах 2062 и 63 ИЛИ.Коммутатор 18 выполнен на мультиплексоре 64,Аналоговый компрессор 1 содержитпоследовательно .соединенные операционный усилитель 157 УД 2, матрицу сопротивлений, выполненную на интегральнойсборке 301 НРЗ, включенной в качестве делителя напряжения, аналоговый коммутатор на ключе 59 ОКН 6, и выходной буферныйусилитель, собранный на операционномусилителе 544 УД 2. На управляющий входаналогового компрессора 1, который подключен к управляющим входам ключа590 КН 6, подается цифровой код, определяющий коэффициент передачи устройства понапряжению информационного входа навыход.Вычитатель 2 собран на операционномусилителе 544 УД 2, Выходное напряжение 40вычитателя 2 определяется разностью напряжений, подаваемых на первый и второйвходы,Аналого-цифровой преобразователь 3выполнен на микросхеме 1107 ПВ 2, 45Коммутатор 4 выполнен на мультиплексорах 531 КП 12, включенных по схеме сдвигателя кодов. На адресные входыкоммутатора 4 подается управляющий код,определяющий сдвиг разрядной сетки на 50выходе коммутатора,Элемент 26 суммирования собран напяти микросхемах 531 ИПЗ, включенных врежим суммирования кодов. С целью увеличения быстродействия в сумматоре исполь,зуется схема ускоренного переноса на531 ИПЧ. Ограничитель 27 (31) выполнен намультиплексорах 531 КП 11, первые входыкоторого подключены к выходу суммы элемента 26 (вычитателя 29), а на вторые входы.поданы сигналы "1". Управляющим сигналом для мультиплексора служит сигнал переноса из старшего разряда, снимаемый с элемента 26 (вычитателя 29), Регистры 28, 30, 32 собраны на микросхемах 555 ТМ 8, Вычитатель 29 выполнен на микросхемах 531 ИПЗ со схемой ускоренного переноса 531 ИПЧ;Коммутатор 12 выполнен на трех микросхемах 531 ИР 21. Он имеет пятнадцать информационных входов и двенадцать выходов. В зависимости от сигнала, поступающего на адресные входы, коммутатор 12 подключает либо с 2 по 12, либо с 3 по 13, либо с 4 по 14, либо с 5 по 15 входы к его выходам со 2 по 12, а первый разряд(знаковый) подключен постоянно на выход. Цифроаналоговый преобразователь 7 состоит из преобразователя 1108 ПА 1, источника опорного напряжения 142 Е Н 2 А и выходного усилителя на ОУ 544 УД 2, Входной код подается через регистр, выполненный на микросхемах 555 ТМ 8. Дешифратор 17 кода шкалы выполнен на микросхемах 555 ЛП 5 и 555 ЛА 4. Дешифратор 17 реализует логическую функцию, представленную в таблице. выполненр 53 на м18 - на м Одновибратор схеме 555 АГЗ, три 555 ТМ 2, коммутато 555 КП 11.Устройство раб зом,микро осхем осхем ает следующим обраает Аналоговыи звуковой сигнал по на информаЦионный вход аналогово прессора 1, где усиливается операци усилителем таким образом, чтобы ис валась вся шкала квантования и в о ком ользо 1624696время клиппирование сигнала было маловероятным. Затем этот нормированный входной аналоговый сигнал поступает на усилитель (вы пол нен н ый на резистие ной матрице, ключе и операционном усилителе), коэффициент передачи которого задается в виде кода, поступающего с выхода коммутатора 18, иопределяется выбранным сегментом характеристики компандирования.Скомпрессированный сигнал с выхода аналогового компрессора 1 поступает на первый вход вычитателя 2, на второй вход которого с выхода преобразователя 3 поступает предсказанное значение входного сигнала,Предполагается, что в начальный момент устройство находится в режиме отслеживания сигнала, т,е. соотношение между сигналами, подаваемыми на первый и второй входы вычитателя 2 не превышает динамического диапазона работы преобразователя 3, Если это условие не выполняется, то по истечении переходного процесса устройство войдет в режим от слеживания сигнала. Таким образом, на выходе вычитателя 2 формируется сигнал ошибки предсказания, равный разности предсказанного и истинного значений входных сигналов, С приходом импульсов синхронизации на управляющий вход преобразователя 3 происходит преобразование аналоговой величины сигнала ошибки предсказания в соответствующий код, В качестве преобразователя используется микросхема 1107 ПВ 2, которая для полного цикла преобразования требует двух импул ьсов. Импул ьсы синхронизации формируются в блоке 8 следующим образом, С приходом положительного фронта сигнала внешней синхронизации (фиг,7,а) на вход блока 8 триггеры 33, 34 (фиг.4) устанавливаются в нулевое состояние. Уровень "0" с выхода триггера 34 переводит распределитель 37 импульсов в режим счета, а уровень "О" с выхода триггера 33 запускает генератор 35, который начинает вырабатывать прямоугольные тактовые импульсы (фиг.7,б) с периодом 50 нс, Тактовые импульсы поступают на входы распределителя 37 импульсов и формирователя 38, По первому и второму тактовым импульсам распределитель 37 формирует сигнал разрешения, поступающий на вход формирователя 38 и разрешает прохождение двух первых тактовых импульсов с выхода генератора 35 через формирователь 38 на первый выход блока 8 (фиг.7,в),Таким образом, на выходе преобразователя 3 через 100 нс появляется цифровой код сигнала ошибки предсказания, который поступает на входы дешифраторов 10, 11 перегрузки коммутатора 4, Дешифратор 10 вырабатывает сигнал "0" в случае, когда сигнал ошибки предсказания превышает 5 динамический диапазон квантования преобразователя 3, т,е, произошла перегрузка устройства по крутизне, в остальных случаях на его выходе - "1". Дешифратор 11 формирует сигнал "0" в том счлучае, если код 10 сигнала ошибки предсказания превышаетпо абсолютной величине половину динамического диапазона преобразователя 3, с учетом знака ошибки предсказания, а в остальных случаях на его выходе - "1", Ком мутатор 4 в зависимости от сигнала управления, поступающего на его входы с выходов коммутатора 18, подключает выходы преобразователя 3 к первым информационным входам сумматоров 5 либо с 15 по 9, либо с 14 по 8, либо с 13 по 7, либо с 12 по 6 разряды. При этом, старший знаковый разряд преобразователя 3 подается во все остальные старшие разряды сумматора 5.Так как на вторые информационные входы 25 сумматора 5 подается с выхода предсказателя 13 через управляемый преобразователь 9 код предсказанного значения входного сигнала, то на выходе элемента 26 формируется истинное значение отсчета входного сигнала, которое по импульсу блока 8 записывается в регистр 28 (фиг.2). В состав сумматора 5 включен ограничит ел ь 27. Цифр о вы м с ум мата ро м, в ы и олненным на микросхемах 555 ИП 3, присущ следующий недостаток - при переполнении его разрядной сетки возникает ошибка о весь динамический диапазон, Для исключения этого недостатка выходной код элемента 26 суммирования представлен в виде модифицированного кода, знаковые разрлды которого и являются сигналом управления ограничителя 27. При значении знаковых разрядов 01, что соответствует переполнению разрядной сетки элемента 26 суммирования "вниз", на выходе ограничителя 27 устанавливается минимально разрешенный код (знаковый разряд 1, все остальные О), при комбинации 10 на выходе ограничителя 27 максимально возможное число (знаковый разряд О, все остальные 1).При всех остальных комбинациях в знаковых разрядах на выходе элемента 26(11 или 00) ограничитель 27 передает сигнал со своих входов на выходы и далее на входы регистра 28 беэ изменения. По третьему тактовому импульсу генератора 35 (фиг.4) распределитель 37 импульсов формирует сигнал управлейия, который, поступая на вход формирователя 38 импульсов, пропускает третий тактовый импульс на второй10 20 25 30 35 40 45 50 55 выход блока 8 (на управляющий вход сумматора 5, фиг.7,г), Код с выхода сумматора 5 поступает на дециматор 6, который подавляет шум квантования вне полосы полезного сигнала и понижает частоту дискретизации до стандартной - 48 кГц. В ыход дециматора 6 является выходом устройства,С выхода сумматора 5 код истинного значения отсчета входного сигнала одновременно поступает на предсказатель 13. Предсказатель 13 выполнен по схеме интерполятора первого порядка, алгоритм работы которого описывается выражением Х( Т (и+1=2 Х(Т п 1 - Х(Т (и - 1)1 (1) где Х ( Т(и+1)1 - код предсказанного значения входного сигнала в момент времени Т(п+1);Т - период дискретизации;Х (Т и) и Х (Т (и - 1)1 - код значения входного сигнала в моменты времени Т и и Т (и - 1) соответственно.Предсказатель 13 работает следующим образом.Код Х ( Т и) с.выхода сумматора 5 поступает на информационные входы регистра 30 и первые входы вычитателя 29 (фиг.З), Умножение кода Х (Т п 1 на два осуществляется на первых входах вычитателя 29 сдвигом первого слова на один разряд вправо. На вторые входы вычитателя 29 подается код Х Т (и - 1, записанный в регистр ЗО в предыдущий период дискретизации. Результат вычитания, являющийся предсказанным значением Х(Т (и+1 И, через ограничитель 31 подается на информационные входы регистра 32, в который записывается по положительному фронту импульса, формируемого блоком 8, Одновременно этим же импульсом в регистр 30 записывается код Х ( Т и), который в следующий период дискретизации будет выступать в роли Х (Т (и - 1)1, Импульс синхронизации предсказателя 13 формируется в блоке 8 в течение четвертого тактового импульса генератора 35 (фиг.4), аналогично импульсу синхронизации сумматора 5, Код предсказанного значения Х (Т (и+1 с выхода предсказателя 13 поступает на информационные входы коммутатора 12, на входы управляемого преобразователя 9 кода, формирователя 25 импульсов и дешифратора 17,В соответствии с логической функцией, представленной в таблице, на выходе дешифратора 17 формируется цифровой код сегмента характеристики компандирования - кода шкалы, на котором будет находиться следующий отсчет,Обозначим сигнал на выходах дешифратора 17 - А, а сигнал на выходах регистра 19 -В. Дальнейшая работа устройства определяется соотношением кодов А и В, характеризующим состояние выходов компаратора 14 наличием сигналов; перегрузки преобразователя 3 - на выходе дешифратора 10; перегрузки преобразователя 3 в половину динамического диапазона - на выходе дешифратора 11, наличием сигнала изменения знака на выходе формирователя 25 и сигнала признака изменения кода на выходе блока 21 памяти. С выходов регистра 19 код В поступает на входы преобразователей 22, 23 кода, Преобразователь 22 кода (фиг.6) формирует на своем выходе код, равный по величине В+1, но не более кода 11, а преобразователь 23 формирует код, равный В, но не менее 00, Положим также, что триггер 53 блока 21 памяти находится в нулевом состоянии, при котором на его инверсном выхоце установлен уровень "1", который поступает на вход элемента 52 И и обеспечивает прохождение через него импульсов синхронизации с четвертого выхода блока 8.Рассмотрим работу устройства в следующих ситуациях,Если АВ и сигнал перегрузки на выходе дешифратора 10 отсутствует (уровень "1"),то уровень "1" с третьего выхода компаратора 14 поступает на второй вход дешифратора 20, что обеспечивает на втором адресном входе коммутатора 18 уровень "1", Одновременно уровень "0" с первого выхода компаратора 14 поступает на второй вход дешифратора 16 и обеспечивает на его выходе уровень "1", независимо от сигналов, поступающих на третий и четвертый входы дешифратора 16. Таким образом, обеспечивается передача на выход коммутатора 18 сигнала с выхода дешифратора 17. Одновременно, на выходе элемента 15 ИЛИ формируется сигнал "1", который через элемент 51. ИЛИ блока 21 поступает на О-вход триггера 53(фиг,5) и записывается в него по импульсу синхронизации, поступающему с четвертого выхода блока 8 (фиг;7,ж); Ка выходе блока 21(фиг.5) формируется уровень "0", который поступает на элемент 52 И, запрещая прохождение импульсов синхронизации, т.е. в блоке 21 памяти записывается информация о том, что за время анализа код А был больше кода В. Если появляется сигнал перегрузки на выходе дешифратора 10 (уровень "0"), то независимо от, сигналов на других входах дешифраторов 16, 20, на их выходах формируется сигнал "О" и "1" соответственно, что обеспечивает передачу на выход коммутатора 18 сигнала с преобразователя 22 кода, т.е, В+1.Если А = В, то на выходе элемента 15 ИЛИ формируется уровень "1", который записывается в блок 21 памяти, как было описано выше, При отсутствии сигнала перегрузки с выхода дешифратора 10, на выходе дешифратора 16 и 20 формируется уровень "1", Таким образом, нэ выход коммутатора 18 подается сигнал с выхода регистра 19. При появлении сигнала перегрузки на выходе дешифратора 10, на выход коммутатора 18 передается сигнал с преобразователя 22 кода, т.е. В+1.Если АВ, то при отсутствии перегрузки на выходе дешифратора 10, на выходе дешифратора 20 формируется уровень "0".На второй выход компаратора 14 подается уровень "1" и состояние выхода дешифратора 16 определяется сигналами на треьем и четвертом его входах. Если на выходе блока 21 установлен уровень "0", т,е, за время анализа код А был больше или равен коду В, то на выходе дешифратора 20 формируется уровень "1", и на выход коммутатора 18 передается сигнал с выхода регистра 19. Вслучае, если за период анализа ни разу не было ситуации, когда А В, то сигнал на выходе дешифратора 16 определяется наличием изменения знака кода предсказанного значения. При изменении знака кода предсказанного значения на выходе предсказателя 13 формирователь 25 формирует положительный импульс длительностью 200 нс, который поступает на вход дешифратора 16,на его выходе формируется уровень "0", что обеспечивает передачу на выход коммутатора 18 сигнала с выхода преобразователя 23 кода, т.е. В - 1, Одновременно, отрицательный фронт выходного импульса формирователя 25 поступает на вход формирователя 24, который формирует короткий отрицательный импульс, устанавливающий блок 21 памяти в начальное состояние (уровень "1" на его выходе),Для уменьшения вероятности переклю- чения коэффициента передачи аналогового компрессора 1 в устройство введен дешифратор 11 перегрузки, который формирует сигнал "1" при превышении сигналом ошибки предсказания половины динамического диапазона преобразователя 3. Сигнал "1" с выхода дешифратора 11 поступает на вход блока 21 памяти и записывается в него, что исключает изменение кода шкалы при очередном переходе кода сигнала через средний уровень.Сформированный таким образом сигнал управления с выходов коммутатора 18 поступает на входы регистра 19 аналогового компрессора 1, коммутаторов 4, 12 и управляемого преобразователя 9 кода. Коммутатор 12 по существу является управляемымцифровым усилителем, который изменяеткоэффициент передачи под действием сигнала управления синхронно с коэффициен 5 том передачи аналогового компрессора 1 всоответствии с выбранным сегментом характеристики компандирования. Так как коэффициент передачи выбран кратнымдвойке, то цифровое усиление осуществля 10 ется сдвигом всех разрядов, кроме знакового, выходного кода предсказателя 13 наодин, два или три разряда вправо. Преобра.зованный таким образом код предсказанного значения отсчета входного сигнала15 поступает на вход преобразователя 7, гдезаписывается в его входной регистр по отрицательному фронту импульса (фиг.7,д),поступающего с третьего выхода блока 8,Этим же фронтом в регистр 19 записывается20 код с выхода коммутатора 18, Затем преобразователь 7 преобразует код в аналоговыйсигнал, который поступает на второй входвычитателя 2,Сигнал с выхода коммутатора 18 поступает также на коммутатор 4 и нэ преобразователь 9 кода. Коммутатор 4 в зависимостиот сигнала управления осуществляет сдвигкода сигнала ошибки преобразования таким образом, чтобы скомпенсировать усиле 30 ние входного и предсказанного сигналов ваналоговом компрессоре 1 и коммутаторе12 в результате действия сигнала управления. Назначение управляемого преобразователя 9 состоит в согласованииположительной цифровой и отрицательнойаналоговой цепей обратной связи, Действительно, в устройстве в качестве преобразователя 8 применена двенадцатиразряднаямикросхема 1108 ПА 1 А, код на выходе пред 40 сказателя 13 пятнэдцатиразрядный, чтоприводит при кодировании сигналов большого уровня (когда коэффициент передачикоммутатора 12 равен единице) к отбрасыванию в процессе преобразования в цепи45 отрицательной обратной связи трех младших разрядов. Однако, в цепи положительной (цифровой) обратной связи на входсумматора 5 подаются все разряды предсказанного значения входного сигнала с выхо 50 да предсказателя 13. Управляемыйпреобразователь 9 в зависимости от сигнала управления либо пропускает на свой выход три младших разряда кода с выходапредсказателя 13, либо записывает 0 в один,в два, в три младших разряда, Остальныеболее старшие разряды кода с выхода предсказателя 13 проходят через преобразователь 9 кода беэ йзменений.Импульс синхронизации блока 21 памяти вырабатывается блоком 8. По началу так1624696 шиФраторы, иомоеретор, третий комм тового импульса генератора 35 (фиг,4) распределитель 37 импульсов формирует сигнал управления, который поступает на вход формирователя 38, на выходе которого формируется импульс, поступающий на блок 21 памяти (фиг,7,ж), Одновременно в течение пятого тактового интервала распределитель 37 формирует короткий импульс, поступающий на вход триггера 34, устанавливая его в единичное состояние, что переводит распределитель 37 в режим параллельной записи. При появлении положительного фронта шестого тактового импульса генератора 35 распределитель 37 на втором выходе формирует положительный перепад, по которому формирователь 36 вырабатывает короткий импт льс, поступающий на вход триггера 33, устанавливая его в единичное состоянле и заг 1 рещая работу генератора 35,С приходом очсредноГО импульса пуска на вход блаха 8 работа устройства повторится, кэк описано выше,Таким образом, изобретение позволяет повь 1 сить точность кодирования звукового си Гнала за счет уменьшения инструментэпьных ошибок и замены шумов перегрузки по крутизне на шум (более грубого) квантова- НИЯ,Формйтла изобретения устройство для кодирования аналоГовых сигналов, содержащее аттенюатор, выход которого соединен с первым входом вычитателя, выход которого соединен с информационным входом аналого-цифрового преобразователя, выходы которого соединены с соответствующими информационными входами первого коммутатора, выходы которого соединены с соответствующими первыми информационными входами сумматора, выходы сумматора соединены с соответствующими входами дециматора и информационными входами предсказателя, выходы которого соединены с соответствующими информационными входами второго коммутатора, выходы которого соединены с соответствующими информационными входами цифроаналогового преобразователя, программно-временной блок, вход которого является входом "Пуск" устройства, первый, второй и третий выходы программно-временного блока соединены с управляющими входами соответственно аналого-цифрового преобразователя, сумматора и цифроаналогового преобразователя, выходы дециматора являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности работы устройства, в негО введены преобразователи кода, детор, регистр, элемент ИЛИ, блок памяти и формирователи импульсов, вход аттенюатора является информационным входом устройства, выход цифроаналогового 5 преобразователя соединен с вторым входом вычитателя, управляющий вход предсказателя объединен с управляющим входом регистра и подключен к третьему выходу программно-временного блока, вхо ды первого и второго дешифраторов объединены соответственно и подключены к соответствующим выходам аналого-цифрового преобразователя, выход первого дешифрэтора соединен с первыми входами 15 третьего и четвертого дешифраторов, выходы которых соединены соответственно с первым и вторым адресным входами третьего коммутатора, выходы которого соединены с соответствующими информационными 2 О входами регистра, адресными входами первого, второго коммутаторов, управляющими входами аттенюатора и первого преобразователя кода, выходы которого соединены с соответствующими вторыми информацион ными входами сумматора, информационные входы первого преобразователя кода объединены. с соответствующими входами пятого дешифратора и первого формирователя импульсов и подключены 3 О к соответствующим выходам предсказателя, выходы регистра соединены с соответствующими входами первого, второго преобразователей кода, входами компаратора, первыми информационными входами 35 тоетьего коммутатора, выходы первого ивтЬрого преобразователей кода соединены соответственно с соответсТвующими вторыми и третьими информационными входами третьего коммутатора, выходы пятого де О шифратора соединены с соответствующимичетвертыми информационными входами третьего коммутатора и вторыми входами компаратора, первый, второй и третий выходы которого соединены соответственно с вторым входом третьего дешифратора, первым входом элемента ИЛИ и с вторыми входами элемента ИЛИ и четвертого дешифратора, выход элемента ИЛИ:оединен с первым информационным входом блока памяти, выход которого соединен с третьим входом третьего дешифратора, выход первого формирователя импульсов соединен непосредственно с четвертым входом третьего дешифратора и через вто рой формирователь импульсов с установочным входом блока памяти, четвертый выход программно-временного блока и выход второго дешифратора соединены соответственно с управляющим и вторым информационным входами блока памяти.