Генератор случайных последовательностей

Номер патента: 1327099

Авторы: Баранов, Захаров

Есть еще 2 страницы.

Смотреть все страницы или скачать ZIP архив

Текст

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 9) 8 О О 1) О РЕСПУБЛИ 58 В. зеп и заданнои маил 1 табл. ующ лы,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ,(71) Казанский государственный универ ситет им. В.И.Ульянова-Ленина (72) Г.Г.Баранов и В,М.Захаров (53) 681.325(088,8)(56) Авторское свидетельство СССР 9 943722, кл, 6 06 Р 7/58, 1982.Авторское свидетельство СССР У 1180887, кл, С 06 У 7/58, 1985, (54) ГЕНЕРАТОР СЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ(57) Изобретение относится к вычислительной технике и может быть использовано для генерирования на требуемом периоде случайных последовательностей с заданными частотными свойствами, определяемыми исходной матрицей частот. Целью изобретения является расширение функциональных возможностей за счет формирования случайных последовательностей, отвечающих произвольной заданной в явномвиде матрице частот, Генератор содержит генератор 1 тактовых импульсовдатчик 2 случайных двоичных равномерно распределенных чисел, блок 3 задания диапазона случайных чисел, блок4 выделения значащих разрядов числа,группу 5 элементов И, вычитатель 6,группу 7 элементов И, вероятностныйпреобразователь 8, блок 9 заданияфункции распределения, статистичес-.кий анализатор 1 О, элемент 11 ИЛИ,коммутаторы 12, 13, регистр 14 памяти, коммутатор 15, блок 16 заданиястатистических характеристик и связи17-38 между блоками. Устройство по-.,зволяет получать разные реализациислучайной последовательности, отличающиеся друг от друга порядком следования элементов, но с одинаковымичастотными соотношениями, соответ.Пилипен Тираж 672 ПодпВНИИПИ Государственного комитета СССРпо делам изобретений и открытий13035, Москва, Ж, Раушская наб д, 4 Зак сное роектная, 4 город Производственно-полиграфическое предприятие1327099 Продолжение таблицы 8103 15 14 20 16 16 26 Адресный вход Зо16 вязь 10 4010 10 8 17 Вход тактовых импульсов 4510 10 100 55 8 19 То же 10 27 Вход второго случайногочисла 10 24 Запуск Изобретение относится к вычислительной технике и может быть использовано для генерирования на требуемом периоде случайных последовательностей с заданными частотными свойствами, определяемыми исходной матрицей частот.ФЦелью изобретения является расширение функциональных возможностей за счет формйрования случайных последовательностей, отвечающих произволь-, ной заданной в явном виде матрице частот.На фиг, 1 изображена блок-схема генератора; на фиг. 2(а,б) -схема статистического анализатора.Предлагаемое устройство содержит генератор 1 тактовых импульсов, датчик 2 случайных двоичных равномерно распределенных чисел, блок 3 задания диапазона случайных чисел, блок 4 выделения значащих разрядов числа, группу 5 элементов И, вычитатель 6, группу 7 элементов И, вероятност-ный преобразователь 8, блок 9 зада" ния функции распределения, статистический анализатор 10, элемент ИЛИ 11, коммутаторы 12 и 13, регистр 14 памяти, коммутатор 15, блок 16 задания статистических характеристик и связи 17-38 между блоками, разъясненные в таблице. 16 23 Начало цикла 9 23 Установка нуля 3 23 То же8 23 То же 9 17 То же3 17 Вход тактовых импульсов 16 17 То же 16 36 Значения накопленных ча- стот 3 19 Максимальное значениеслучайного числа 18 Вход случайных чисел18 То же20 Запуск20 Конец цикла 22 Задание кода адреса мак" симального случайного числа 21 Запуск30 Вход записи30 Конец цикла34 Значения матрицы частот 38 Адрес значений накопленных частот Значения накопления частот37 Режим вывода данных 27 Информационный вход27 Результат преобразования29 Запуск29 Годен31 Негоден23 Установка нуля17 Вход тактовых импульсов 20 Запись результата анализа максимального значения накопленной частоты 32 Максимальное значение накопленной частоты 33 Вход первого случайного числаз 132Продолжение таблицы 35 Адресный вход34 Значения матрицы частот 24 Конец преобразования 10 10 35 Адрес значений матрицы частот 16 Статистический анализатор (фиг.2 а,б) содержит КЯ-триггер 39, элементИ 40, элемент 41 "Запрет", элемент42 задержки, регистр 43 памяти,элемент 44 ИЛИ, шифратор 45, счетчик 46,обладающий возможностью записи па"раллельного кода, блок 47 постояннойпамяти, счетчик 48, дешифратор 49,элемент И 50, элемент ИЛИ-НЕ 51, КЯтриггер 52, у которого Я-входы объединены по И, источник 53 логическогонуля, элемент И 54, элемент ИЛИ 55,элемент И 56, элемент 57 ЗАПРЕТ, элемент И 58, группу 59 элементов ИЛИ,регистр 60 памяти, регистр 61 сдвига,осуществляющий сдвиг в сторону младших разрядов, элемент ИЛИ-НЕ 62, коммутатор 63, счетчик 64, связи 65-68между элементами блока, источник 69логического нуля, коммутатор 70, элемент 71 задержки, блок 72 оперативной памяти, регистр 73 памяти, коммутатор 74, источник 75 логической единицы, вычитатель 76, элемент ИЛИ77, элемент И 78, сумматор 79, дешифратор 80 и группу 81 элементов И.Устройство работает следующим образом.Структуру последовательности задают в виде неразложимой неотрицательной целочисленной пп-матрицыВ=(Ь; ), х,1=0,п, где и - количество букв (чисел, состояний),из которых формируется последовательность;Ъ; - количество случаев, когда в последовательности за х-й буквой следует 1-я буква.Матрица должна обладать следующими свойствами: сумма элементов Ь 1в -й строке должна быть равна общему количеству появлений -й буквыв последовательности, а сумма всехэлементов матрицы - длине последовательности 11; суммы элементов в строке и столбце с одинаковыми номерамидолжны совпадать,7099По данной матрице предварительновычисляют матрицу Е=(г,. ) ,1-0п, элемент г,. которой равен сумме элементов ЬЬ Ьматрицы В. Каждая строка матрицы Е задает свою определенную функцию распределения случайных чисел.Кроме того, вычисляют матрицуА (а,. ), .,1=0, п, являющуюся рефшеткой матрицы В, При этом а;=1,если Ь,.7 О, и а; =О, если Ь; =О.Матриць 1 В, Е и А, а также номер начальной строки матрицы Е вводят вустройство с помощью блока 16, причем матрица:Е поступает в вероятно-.стный преобразователь 8, матрицы Аи В - в статистический анализатор10, а номер начальной строки - в ре- гЮ гисгр 14Работа устройства начинается сформирования числа с равномерным распределением. Формирование такого чи" сла осуществляется с помощью блоков 2-5. Блок 3 по шине 22 запирает элементы И группы 7, в результате чего . на адресный вход вероятностного преобразователя 8 с коммутатора 13 поступает код000, где 1 - содержимое регистра 14. Этот код является " адресом числа г 1,1, которое с веро" ятностного преобразователя 8 поступает на вход блока 4 выделения значащихразрядов числа. Блок 4 присваиваетвсем двоичным РазРЯдам числа г;ь.,1,З 5 которые младше самого старшего значащего разряда, значение единицы, оставляя старшие незначащие разрядынулевыми. Сформированное блоком 4 число используется для управления эле"4 О.ментами И группы 5, на другие входыкоторых поступает случайное число сдатчика 2, В результате количествозначащих разрядов в случайном числена шине 18 не превышает количе 45 ства значащих разрядов в числе г;11.Блок 3 проверяет выполнение неравенства с г;1 отбирая при этом толь-ко те случайные числа, которые удовлетворяют этому неравенству. В слу 50 чае выполнения неравенства блок 3выдает на шину 20 сигнал, разрешающий работу вероятного преобразователя 8, который преобразуетв число 1 в соответствии с распределе 55 нием, записанным в -й строке матрицы Е, причем значениезадает содержимое регистра 14,После получения значения 1 считают, что случайньж образом выбран пе(к)а где а;а 5.реход устройства из состояния 1. всостояние 3, Перед дальнейшим использованием значения ) статистическийанализатор 10 проверяет, является липереход из д в 1 допустимым на данном шаге формирования последовательности, Переход из состояния ). в состояние ) считается недопустимым, если его реализация приводит к формированию такой последовательности,длина которой меньше И, а матрица часто 1отличается от заданной,Переход изв ) является допустимым, если он удовлетворяет хотябы одному из следующих двух случаев.1, Значение ) получено при г,=1 т.евыбор значения 3 являетсяединственно возможным.2, За К шагов, где К=1,п, возможен переход из состояния 3 в состояние .Первый случай проверяется с помощью элемента ИЛИ-НЕ 51, на вход которого с вычитателя б поступает значение г - 1 и КБ-триггера 52, Ес 1 п ) фли г в 1 то по сигналу посту)( п-Фпающему по шине 20, триггер 52 переходит в единичное состояние, Состояние триггера 52 опрашивается с помощью элемента И 54 выходным сигналомрегистра 43 памяти, и если триггер52 находится в единичном состоянии,то значение ) признается пригоднымдля дальнейшего использования. В противном случае анализатор 10 переходит к проверке 2-го случая.Проверку 2-го случая можно интер-претировать как проверку неразложимости матрицы частот или как проверку связности орграфа, матрицей смежности которого служит матрица частот.Известно, что если за К шагов возможен переход из состояния ) в состояние х, то Ц,)-й элемент матрицы Вдолжен быть больше нуля. Следовательно, Ц,)-й элемент матрицы А 1 к) являющейся решеткой матрицы ВК, долженбыть равен единице. В соответствии сэтим анализатор 1 О проверяет 2-й случай путем вычисления (1,).)-го элемента матрицы А , для чего анализатор 10 предварительно вычисляет 3-юстроку матрицы АВычисление строкикосуществляется по формуле)к),- я-я строка матрицы А; а - ,я)-й элемент матрицы1 к-)Ак-)Вычисления по этой формуле осуществляются с помощью группы 59 элементов ИЛИ, регистра 60 памяти и регистра 61 сдвига. При этом группа 59 элементов ИЛИ служит для реализации дизъюнкции в формуле (1), регистр 60 памяти - для хранения промежуточных результатов, а регистр 61 сдвига - для просмотра элементов)-й строки матрицы А . Если Я-й элемент этой строки равен единице, то выходным сигналом регистра 43 памяти осуществляется считывание из блока 72 памяти я-й строки матрицы А, значение которой поступает на входы элементов ИЛИ группы 59. Если же этот элемент равен нулю, считывание не осуществляется. Тем самым реализуется конъюнкция в формуле (1), Изменение величины я осуществляется путем сдвига содержимого регистра 61 на один разряд и одновременного увеличения на единицу содержимого счет.чика 64, который служит для адресации блока 72 памяти. Элемент ИЛИ-НЕ 62 служит для анализа содержимого регистра 61 сдвига. Если содержимое этого регистра равно нулю, то это означает, что либо я=п, либо даль" нейшее увеличение я не изменяет код на выходах элементов ИЛИ группы 59,- (к) где формируется значение а , т.е. )-я строка матрицы А уже сформирова)к)на, Состояние выхода элемента ИЛИ-НЕ 62 опрашивается с помощью элемента И 58 выходным сигналом регистра 43 памяти, и если: на выходе элемента 62 ИЛИ-НЕ присутствует единица, то анализатор О переходит к опросу значения х-го элемента )-й строки матрицы А(к) Для выделения этого элемента служит коммутатор 63,состояние выхода которого опрашивается с помощью элемента И 56 выходным сигналом регистра 43 памяти. Если на выходе коммутатора 63 присутствует единица, то это означает, .что значение 3 удовлетворяет 2-му случаю и пригодно для дальнейшего использования. В противном случае анализатор 10 вновь осуществляет вычисления по формуле (1), но уже для нового значения К. Текуще значение К формирует счетчик 48. Если К=п, что проверяется с помощью дешифратора 49, и при этом -й элемент 3-й строки матрицы А равен ну 7 132709 лю, то это означает, что значение 1 непригодно для дальнейшего использования, В этом случае на шину 31 с одного из разрядных выходов регистра 43 поступает сигнал, по которому начинается формирование нового значеЭ3Если значение 1 пригодно для дальнейшего использования, то анализатор 10 изменяет матрицу В, а при необходимости - и матрицу А. Изменение матрицы В заключается в том, что ее элемент Ь, уменьшают на единицу. Если1этот элемент становится нулевым, то нулевое значение присваивают и элементу а . матрицы, А. В противном случае матрицу А не изменяют. Изменение матрицы В осуществляют путем считывания иэ блока 72 памяти по сигналу, поступающему с регистра 43, значения20 Ь , уменьшения этого значения на11единицу с помощью вычитателя 76 и записи уменьшенного значения в блок 72 памяти по тому же адресу р причем ад рес Ъ,. задается значением 1, поступающим по шине 27, и значением д+1, поступающим с выхода сумматора 79.Если новое значение Ь,. равно нулю, что11проверяется с помощью элемента ИЛИ 77, то из блока 72 памяти по сигналу, поступающему с регистра 43, считывается .-я строка матрицы А. С помощью дешифратора 80 и группы 81 элементов И 1-му элементу этой строки присваивают нулевое значение, после 35 чего скорректированную строку вновь записывают в блок 72 памяти по тому же адресу, причем запись осуществляется сигналом, поступающим с регистра 43.40Поспе изменения матриц В и А анализатор 10 формирует сигнал на шине 29, свидетельствующий об окончании работы блока и о пригодности значения 1. 45Анализатор 10 работает по программе, которую предварительно записывают в блок 47 постоянной памяти. Адреса команд формируются с помощью элемента ИЛИ 44, шифратора 45 и счет чика 46, причем элемент ИЛИ 44 и шифратор 45 служат для реализации условных и безусловных переходов.Изменение матрицы В влечет за собой изменение матрицы 2, При этом уменьшение на единицу элемента Ъ, вызывает уменьшение на единицу всех значений г, у которых з больше или равно 1. Изменение матрицы 2 осу-. -9 8ществляет блок 9. По сигналу, поступающему по шине 29, блок 9 придаетвеличине з максимальное значение иформирует код младшей части адресаг. , который по шине 28 через группу 7 элементов И поступает на входкоммутатора 13. С выхода регистра 14памяти в коммутатор 13 поступает старшая часть адреса г. , равная . В1 фрезультате на выходе коммутатора 13формируется адрес г. Вычитатель 6уменьшает считанное значение г., на1единицу, Новое значение г. через1 зкоммутатор 12 поступает на информационный вход вероятностного преобразователя 8 и записывается в преобразователь 8 по тому же адресу, Этотпроцесс продолжается до тех пор, пока очередное значение з, сформированное блоком 9, не станет меньше 1,что проверяется блоком 9. После этогоизменение матрицы 2 прекращается, ана шину 30 поступает сигнал, по которому значение 1, присутствующее нашине 27, записывается в регистр 14памяти, одновременно начинается формирование нового значения 1. Записанное в регистр 14 памяти значениеиспользуют в качестве выходногослучайного числа и как новый адресочередной строки матрицы 2. На этомформирование одного случайного числазаканчивается и начинается формирование нового случайного числа. После .формирования Б выходных чисел генератор прекращает работу.Устройство позволяет получать разные реализации случайной последовательности, отличающиеся друг от друга порядком следования элементов,но с одинаковыми частотными соотношениями, соответствующими заданнойматрице В,Формула изобретенияГенератор случайных последовательностей, содержащий генератор тактовых импульсов, датчик случаййых двоичных равномерно распределенных чи . сел, блок задания диапазона случайных чисел, блок выделения значащих разрядов числа, первую и вторую группы элементов И, вероятностный преобразователь, блок задания функции распределения, элемент ИЛИ, первый, второй и третий коммутаторы, регистр памяти и блок задания статистических характеристик, выход "Начало цикла"327099 10 нен с выходом третьего коммутатора, первый информационный вход которого соединен с выходом Значения матрицы частот" блока задания статистических характеристик, выход "Адрес значений и 9которого соединен с входом установки нуля блока задания функции распределения, входом установки нуля блока задания диапазона случайных чисел и входом установки нуля вероятностного преобразователя, вход тактовых импульсов которого соединен с выходом генератора тактовых импульсов, входом тактовых импульсов блока задания функции распределения, вхо - дом тактовых импульсов блока задания диапазона случайных чисел и входом тактовых импульсов блока задания . статистических характеристик, выход "Значения накопленных частот" которого соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с выходом вычитателя, вход вычитаемого которого соединен с выхо- дом источника логической единицы, а вход уменьшаемого вычитателя соединен с выходом "Значения накопленных частот" вероятностного преобразователя, входомМаксимальное значение случайного числа" блока задания диапазона случайных чисел и входом блока выделения значащих разрядов числа, выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соединены с выходом датчика случайных двоичных равномерно распределенных чисел, а выходы элементов И первой группы соединены с входом "Случайное число" блока задания диапазона случайных чисел и входом "Случайное чи-сло" вероятностного преобразователя, вход запуска которогс соединен с выходом "Конец цикла" блока задания диапазона случайных чисел, выход "Задание кода адреса максимального случайного-. числа" и вход запуска которого соединены соответственно с первыми входами элементов И второй группы и выходом элемента ИЛИ, первый вход которого соединен с входом записи регистра памяти и выходом Кои нец цикла" блока задания функции распределения, выход которого соединен с вторыми входами элементов И второй группы, выходы которых соединены с входами соответствующих младших разрядов первого информационного входа второго коммутатора, входы старших разрядов которого соединены с выходом генератора случайных последовательностей и выходом регистра памяти, информационный вход которого соединакопленных частот" которого соединен с вторым информационным входомвторого коммутатора, выход которогосоединен с адресным входом вероятностного преобразователя, вход ЗначеИния накопленных частот" которого сое-.динен с выходом первого коммутатора,управляющий вход которого соединен суправляющим входом второго коммутато" 151ра, выходом Режим вывода данных"блока задания статистических характеристик и управляющим входом третьего коммутатора, второй информационный вход которого соединен с информационным входом блока задания функции распределения и выходом "Результат преобразования" вероятностного преобразователя, о т л и ч а ю щ и с я тем, что, с целью расширения25 функциональных возможностей за счет формирования случайных последовательностей чисел, отвечающих произвольной заданной в явном виде матрицечастот, он содержит статистическийанализатор марковского процесса, выходы "Годен" и "Негоден" которогосоединены соответственно с входомзапуска блока задания функции распределения и вторым входом элемента ИЛИ,35 вход установка нуля вход тактовых импульсов, вход "Запись резуль" тата анализа максимального значения накопленной частоты" вход Максимальное значение накопленной часто ты", вход "Первое случайное число",вход Второе случайное число", вход запуска, адресный вход и вход "Значения матрицы частот" статистическо" го анализатора марковского процесса 4 Б соединены соответственно с выходом"Начало цикла блока задания статистических характеристик, выходом генератора тактовых импульсов, выходом "Конец цикла" блока задания диапазо на случайных чисел вь 1 ходом вычитателя, выходом регистра памяти, выхо; дом Результат преобразования вероятностного преобразователя, выходом "Конец преобразования" вероятностно го преобразователя, выходом "Адресзначений матрицы частот" блока задания статистических характеристик и выходом "Значенияматрицы частот" блоказадания статистическиххарактеристик1327092, Генератор по и, 1, о т л и - ч а ю щ и й с я тем, что статистический анализатор марковского процес-; са содержит два КБ-триггера, два элемента ЗАПРЕТ, шесть элементов И, 5 два элемента задержки, три элемента ИЛИ, шифратор, три счетчика, два блока памяти, три регистра памяти, два дешифратора, два элемента ИЛИ-НЕ, два источника логического нуля, груп пу элементов ИЛИ, регистр сдвига, три коммутатора, источник логической единицы, вычитатель, сумматор и группу элементов И, первый К-вход первого КБ-триггера соединен с первым К входом второго КБ-триггера и является входом установка нуля" анализатора, входом "Максимальное значение накопленной частоты которого являются входы первого элемента ИЛИ-НЕ, 21) выход которого соединен с первым Б- входом второго КБ-триггера, второй Б-вход которого является входом "Запись результата анализа максимального значения накопленной частоты" 25 анализатора, выходом "Годен" которого является выход первого разряда первого регистра памяти, выход второго разряда которого соединен с вторым К-входом первого КБ-триггера и ЗО вторым К-входом второго КБ-триггера, единичный выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом третьего разряда первого регистра памяти, выходы четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого разрядов которого соединены соответственно с первым входом второго эле О мента И, первым входом третьего элемента И, первым входом четвертого элемента И, входом управления режимом работы регистра сдвига, неинвертирующим входом первого элемента ЗА ПРЕТ, входом "Запись" первого блока памяти, первым входом пятого элемента И и счетным входом первого счетчика, выходы разрядов которого соединены соответственно с входами первого дешифратора, выход которого соединен с вторым входом второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, первым входом шифратора и является 55 выходом "Негоден" анализатора, адресным входом которого является первый информационный вход первого коммутатора, старшие разряды второго информационного входа которого соединеныс выходом первого источника логического нуля, старшими разрядами третье-,го информационного входа первого коммутатора и старшими разрядами четвертого информационного входа первого коммутатора, младшие разряды четвертого информационного входа первого коммутатора соединены с входами второго дешифратора соответственно, с младшими разрядами пятого информационного входа первого коммутатора и являются входом Второе случайное число" анализатора, входом Значения матрицы частот" которого является первый информационный вход второго коммутатора, разряды второго информационного входа которого соединеныс выходами соответствующих элементов И группы, первые входы которых соединены с соответствующими выходами второго дешифратора, а вторые входы элементов И группы соединены с первыми входами элементов ИЛИ группы,с выходами разрядов второго регистрапамяти.и входом уменьшаемого вычитателя соответственно, вход вычитаемого которого соединен с выходом источника логической единицы и первым входом сумматора, а выходы разрядов вычитателя соединены с третьим информационным входом второго коммутатора и входами второго элемента ИЛИ,выход которого соединен с вторым входом пятого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ и вторым входом шифратора, третий вход которого соединен с третьим входом первого элемента ИЛИ и выходом третьего элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй вход третьего элемента ИЛИ соединен с выходом третьего элемента И, второй вход которого соединен с выходомтретьего коммутатора, управляющийвход которого является входом 1 Первоеслучайное число" анализатора и соединен с младшими разрядами третьего информационного входа первого коммутатора и вторым входом сумматора,выходы которого соединены со старшимиразрядами пятого информационного входа первого коммутатора, младшие разряды второго информационного входа которого соединены с выходами разря- ., дов второго счетчика соответственно,счетный вход которого соединен с входом сдвига регистра сдвига и выходомдвенадцатого разряда первого регистра памяти, выходы тринадцатого и четырнадцатого разрядов которого соединены с управляющим входом второго коммутатора, выход которого соединен с информационным входом первого блока памяти, выходы разрядов которого соединены с соответствующими разрядами второго регистра памяти, вход записи которого соединен с выходом первого элемента задержки, вход которого соединен с входом считывания первого блока памяти и выходом пят надцатого разряда первого регистра памяти, выходы шестнадцатого, семнадцатого и восемнадцатого разрядов которого соединены с управляющим входом первого коммутатора, выход которого соединен с адресным входом первого блока памяти, Б-вход первого КБ-триггера является входом запуска анализатора, входом тактовых импульсов которого является первый вход шестого элемента И, соединенный с инвертирующим входом второго элемента ЗАПРЕТ, счетным входом третьего счетчика и входом записи кода третьего счетчика, вход разрешения записи кода которого соединен с входом разрешения счета третьего счетчика и выходом первого элемента ИЛИ, четвертый вход которого соединен с четвертым входом шифратора и выходом первого элемента ЗАПРЕТ, инвертирующий вход которого соединен с выходом младшего разряда регистра сдвига, К-вход которого соединен с выходом второгд источника логического нуля и П-входом регистра сдвига, выходы разрядов которого соединены с соответствующими входами второго элемента ИЛИ-НЕ, выход которого соединен с 27099 14вторым входом четвертого элемента И,выход которого соединен с пятым входом первого элемента ИЛИ и пятымвходом шифратора, шестой вход которого соединен с шестым входом первОго элемента ИЛИ и выходом девятнадцатого разряда первого регистра памяти, информационный вход которогосоединен с выходом второго блока памяти, адресный вход которого соединен с выходом третьего счетчика,входы разрядов которого соединены с соответствующими выходами шифратора, 15а К-вход третьего счетчика соединенс инверсным выходом первого КЗ-триг"гера и вторым входом шестого элемента И, выход которого соединен с Квходом первого регистра-памяти, входзаписи которого соединен с выходомвторого элемента задержки, вход которого соединен с входом считываниявторого блока памяти и выходом второго элемента ЗАПРЕТ,неинвертирующий 25вход которого соединен с единичнымвыходом первого КБ-триггера, Б-входкоторого соединен с К-входами первого счетчика и третьего регистра памяти, вход записи которого соединенс выходом двадцатого разряда первогорегистра памяти, выход двадцать первого разряда которого соединен с К-входом второго счетчика и входом записи кода регистра сдвига, входы разрядов которого соединены с соответ ствующими информационными входамитретьего коммутатора, с соответствующими выходами элементов И 151 группыи соответствующими входами разрядовтретьего регистра памяти, выходы 40 разрядов которого соединены с вторыми входами элементов ИЛИ группы соответственно.

Смотреть

Заявка

3965065, 14.10.1985

КАЗАНСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ ИМ. В. И. УЛЬЯНОВА-ЛЕНИНА

БАРАНОВ ГЕРМАН ГЕОРГИЕВИЧ, ЗАХАРОВ ВЯЧЕСЛАВ МИХАЙЛОВИЧ

МПК / Метки

МПК: G06F 7/58

Метки: генератор, последовательностей, случайных

Опубликовано: 30.07.1987

Код ссылки

<a href="https://patents.su/10-1327099-generator-sluchajjnykh-posledovatelnostejj.html" target="_blank" rel="follow" title="База патентов СССР">Генератор случайных последовательностей</a>

Похожие патенты