Устройство для контроля памяти

.с АВТОРСКОМ ТВУ нинае ВЭФ о ло СССР 1982. Устая БИС ная с. 20 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(71) Рижское ордена Ле прводственное объединениим.В.И.Ленина(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ(57) Изобретение относится к области вычислительной техники и можетбыть использовано для контроля идиагностики полупроводниковой оперативной памяти микро-ЭВМ. Целью изобретения является повышение быстродействия и надежности устройства.Устройство содержит счетчики, блокпостоянной памяти, дешифраторы, регистры, арифметическо-логическиеблоки, коммутатор, мультиплексор,генератор, пульт управления, триггеры, формирователи, индикаторы, блоксравнения, элементы ИСКЛЮЧАЮЩЕЕ ИЛИсэлементы НЕ, элементы И, И-НЕ, ИЛИ,блок оперативной памяти. 2 ил.280453 РКпсвА 98 7 654 3 2О 16-рицноеоредставление Мнемоника командО О О ОО О 0 2 О КгК 1 2К 2 К 2 2 К 2 К 1 2 3 К 2 К 1 24 К 1 2 К 2 К 12 КгК 2 КгК 1 2 А К 2 К 1 2 Н К 2 К 1 3 ОКК 1 ХОООХХХЛ Х 001 ХХХХ МОР Н.Т ы Ю К Р СК ХО 00000 Х 0100001 ХО 000 О Ы К 2 К 0 С 20 1ЕР ВЕО Т К Х 010001 ХО 10000 ХО 0010Х 0100110 Х 0101000 Х 0101001 ХО 01010 Х 0101011 Х 011 ХООО Х 011 Х 001 ХО 11 Х 010 3 1 К 2 К 1 3 2 КгК 1КгК 1 3 4 КгК 1 3 5 К 2 Кг 40 КК 1 Х 011 Х 01 г 4 1 КгК 1 4 2 КгК 1 4 3 КгК 1 4 б К 2 К 1 5 0 К 2 К 1 5КгК 1 5 2 КгК 1 5 3 К 2 К 1 5 4 КгК 1К 2 К 1 б 1 К 2 К б ОКгкг 6 4 К 2 К 1 6 5 КгК 6 б К 2 К 17 К 2 К 1 6 КгК 1 6 9 КгК 1 б А К 2 К 1 б В К 2 К 1 7000 цное состояние Составитель О, ИсаевТехред В.Кадар Корректор А. Обручар Редактор Н, Горват Заказ 7057 у 46 Тираж 543 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4 у 5 ул. Проектная, 4 Производственно-полиграфическое предприятие, г, Ужгород,П К К Ю 01 К ЕР 02 К 1 Р Р К МАЙ В 1 К 153 С К 1 М В 2 К 1 г уг С 2К1 МК . К 1 МВ В К ОСК В К РСК С 1 (К РСК Р 2 К РСК С 2 КСК 1. К Ск В К ЭСВ Т К .АРК И К Я К ,А К ,Г К ,Мг КкРХР СК К ОХТ К кЭОР К КРОТ К КР 1 Р К КР Т К) ЪКОРК ЖМОТ К ЮВ Р К Ж ЕТ К ВЕо Х 011 Х 100 Х 011 Х 10 1 Х 100 ХООО Х 100 Х 001 Х 00 Х 010 Х 100 ХО 1 1 Х 100 Х 100 ХООХ 101 Х 100 Х 110 Х 101 ХООО Х 101 Х 001 Х 101 Х 010 Х 10 Х 011 Х 0 1 Х 100 Х 10 1 Х 10 1 Х 100 ОХО Х 11 ОООХ 1 Х 110000 Х 1100 101 Х 1100110 Х 110011 Х 1101 ХООХ 1101 ХО 1 Х 110 Х 10 Х 1101 Х 11 Х 111 ХХХХ Х- безроэууиФиг,ХХХ ХХХХХ ХХХХХХХХ "7 кбг 5 "4 кэ 112 г "О г 7 кб кб 4 13 12 1 г 1 го г 7 кб 5 413 1 гг 1110 х 7 б 15 к 413 12 "1 "0 Х Х Х Х 132 кО Х Х Х Х гр 211 го А 7 16 15 114 13 г 2 г 110 7 "б 5 "4 гз гг г 110 17 Е 6 К 54 13 г гг уО 17 б 15 4 ггЭ 1 гг к 1 ко 17 гб 5 114 13 12 г "0 к 7 гб 15 4 13 12 1 110 11765 14 гз ггпу 10 17 гб гг 5 1413 2 1 "0 17 1 гб 154 г 3 гг 1 О 17 16 15 4 "3 ггг г 110 716 15 1141312О 7 6 1 г 5 114 13 ггг 11 10 17 гб 5 114 гз гг к 1 ео 7 6 1 г 5 14 гз 12 1 10 17 16 15 14 113 юч. 11 го "7 б 15 "4132 11 "О 7 16 115 14 13 12 1 г 110 17 16 15 14 г 3 12 гг 10 7 губ г 5 14 кз гг"0 17 1 гб 5 14 г 3 12 1 гго 17 гб г 5 14 аз 12 111 го 17 "611514 кэ 121 го 17 1 гб 15 14 ггз ггг 1 г 110 171 б г 5 1141 г 31 гг г 1 гО 71615 4 13 1121 110 17 "6 5114 гзггг "017 6 5 4 13 гг г о К 7 губ "5 14 1 гЗ 2 1 го К 7 Кб Е 5 14 АЗ 12 11 Оу 7 16 5 4 13 г 1 ъО к 7 16 г 5 14 аз "2 1 г 10еу б г 5 у 413 угк "О к 7 Кб гг 5 14 13 ггг г го к 7 гб 15 4 ггэ 12 11 10 ХХХХХХХХ1 1280459 2 же третьего и четвертого регистровобъединены и подключены к соответствующим выходам блока постоянной памяти,а их управляющие входы и одни входыпервого, второго и третьего триггеровсоединены с соответствующими выходами второй группы блока управления,выходы третьей группы которого подключены к соответствующим входам первого и второго арифметическо-логических блоков, выходы четвертой группы -к одним входам третьей группы форми-рователей, а выходы пятой группы - кодним входам первой группы формирователей и блока сравнения, другие входы которого соединены с выходамипервой группы формирователей, а выходы - с одними входами группы элементов И, выходы которой соединены Целью изобретения является повышение быстродействия и надежности устройства,Поставленная цель достигаетсятем, что в устройство для контроляпамяти, содержащее первый счетчик, 55выходы которого подключены к соответствующим входам блока постоянной памяти и одним входам блока оперативной памяти, выходы которых соединены Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностикиполупроводниковой оператиыной памятимикро-ЭВМ. 5Известно устройство для контроляполупроводниковой оперативной памяти, содержащее блок управления, трисчетчика, три триггера, программируемый делитель частоты, дешифратор, Юдва блока вентилей, два сумматорапо модулю два, компаратор ошибок иблок индикации,Известное устройство характеризуется невозможностью проверки ОЗУ ЭВМ 15на уровне системы и недостаточнойуниверсальностью, поскольку устройство не может обеспечить надежныйконтроль БИС ОЗУ различных типов.Наиболее близким к предлагаемому 20по технической сущности и достигаемому эффекту является устройстводля контроля памяти, содержащее первый, второй, третий и четвертыйсчетчики, блоки постоянной и опера 25тивной памяти, первый и второй регистры, арифметическо-логический блок,блок местного управления, блок управления, коммутатор, блок сравнения иблок индикации.Недостатками данного устройстваявляются низкое быстродействие вследствие контроля ОЗУ до первого сбоя иневозможности сбора информации онеисправных микросхемах памяти группы одновременно проверяемых микросхем, число которых соответствуетразрядности проверяемого ОЗУ; недостаточная достоверность, надежностьи эффективность контроля ОЗУ ЭВМ как 40на уровне микросхем, так и на уровнесистемы, вследствие ограниченногонабора генерируемых тестов; невоэмож.ность надежного и достоверного контроля ОЗУ ЭВМ разрядности, отличной 45от заданной, и контроля дополнительных разрядов для ОЗУ с контролем на. четность или с исправлением ошибок. с информационными входами второго,третьего, четвертот о счетчиков, первого и второго регистров, первыйарифметическо-логический блок, первые и соответствующие вторые входыкоторого подключены к выходам второго и третьего счетчиков соответственно,блок местного управления, информационные выходы которого соединеныс другими входами блока оперативнойпамяти, а соответствующие выходы -с первым и вторым входами блока управления, входы первой группы которого и информационные входы первогосчетчика подключены к соответствующим выходам блока постоянной памяти,а выходы первой группы блока управления - к входам выборки второго,третьего, четвертого счетчиков, перного и второго регистров, коммутатор,первый блок индикации и блок сравнения, введены пятый, шестой, седьмойи восьмой счетчики, третий, четвертый и пятый регистры, первый, второйи третий триггеры, второй арифметическо-логический блок, группа элементов И, второй блок индикации, первая, вторая и третья группы формирователей, причем третий и четвертыйвыходы блока местного управленияподключены соответственно к первомууправляющему входу первого счетчикаи одним управляющим входам блоковоперативной и постоянной памяти, информационные входы которых соединены с одними входами, а выходы - с другими входами второго блока индикации, информационные входы пятого, шестого, седьмого и восьмого счетчиков, а так 128045910 15 го 35 40 50 55 с входами пятого регистра, выходы которого соединены с входами первой группы первого блока индикации и другими входами второй группы блока управления, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы которого подключены соответственно к другому входу первой группы формирователей, другим входам группы элементов И, первому и второму входам пятого регистра, второму и третьему входам перного счетчика, другим входам первой, второй и третьей групп формирователей, к одному входу первого блока индикации и другим входам первого, второго и третьего триггеров, третий и четвертый входы блока управления подключены к одним выходам второго регистра, пятый, шестой и седьмой входы - к выходам первого, второго и третьего триггеров, восьмой вход - к выходу блока сравнения, входы третьей группы - к выходам третьего и четвертого регистров, а нходы четвертой группы - к выходам переноса второго, третьего, четвертого, пятого, шестого, седьмого и восьмого счетчиков соответственно, третий выход регистра соединен с входами первого и второго арифметическо-логичес. ких блоков, выходы которых подключены к одним входам коммутатора, выходы которого подключены к одним входам второй группы формирователей, входы первой и второй групп второго арифметическо-логического блока подключены к выходам пятого и шестого счетчиков, выходы четвертого и седьмого счетчиков соединены с другими входами коммутатора и входами второй группы первого блока индикации, выходы первого регистра подключены к входам третьей группы первого блока индикации, первый и пятый выходы блока местного управления соединены с четвертым входом первого счетчика и другим объединенным управляющим входом блока постоянной памяти, четнертого и седьмого счетчиков соответственно, выходы первой и второй группы формирователей и входы/выходы третьей группы формирователей являются выходами устройства.На фиг, 1 (а и о ) изображена схе"Тма устройства для контроля памяти; на фиг. 2 - коды команд устройства.Устройство содержит счетчики 1-9, блок постоянной памяти (БПП) 10,дешифраторы 11 и 12, регистры 13-17,арифметическо-логические блоки 18 и19, коммутатор 20, мультиплексор 21,генератор тактовых импульсов 22,пульт управления 23, триггеры 24-29,. формирователи 30-31, первый блок индикации, включающий группы элементовиндикации 33-36, блок сравнения 37, блоки элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 38 и 39, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 40 и 4 1, элементы НЕ 42 и 43, блок элементов И 44, элементы И 45-47, элементы И-НЕ 48-52, элементы ИЛИ 53-56, элементы ИЛИ-НЕ 57 и 58, системную шину 59, дополнительный пульт управления 60, блок оперативной памяти (БОП) 61, второй блок индикации 62.Блоки 23 и 60 представляют собой блок местного управления, а блоки 9, 12, 21, 22, 24-26, 38-43, 45-58 - блок управления.Основной пульт 23 управления содержит три клавиши управления: ПУСК- запуск устройства для выполнения программы тестирования или для продолжения тестирования после останова по команде программы; СБРОС - останов выполнения программы тестирования и сброс счетчика адреса микро- команд (счетчика 1), счетчиков адреса памяти (счетчиков 4 и 7), регистра ошибок (регистра 17), триггеров условий перехода (триггерон 27-29); ПЗУ 1/2 - выбор области па"мяти микрокоманд (БПП 10).Группы элементов 33-36 индикации индицируют: адрес ряда микросхем памяти (состояние счетчика 4), адрес платы памяти (состояние счетчика 7), состояние регистра ошибок (регистра 17), условия теста (состояние триггеров 27-29), состояние останова (состояние триггера 24).К устройству может быть подключен дополнительный пульт 60 управления и индикации (блок 62), предназначенный для записи программ в БОП 61 или чтения состояния БОП 61 илиБПП 10.Пульт 60 управления представляет,собой 20-клавишную клавиатуру, со-, держащую цифровые и управляющие клавиши О, 1, 2, 3, 4, 5, 6, 7, 8, 9, А, В, С, П, Е, Р - клавиши нвода 16-ричных цифр; ЗАПИСЬ - запись введенных четырех цифр в ОЗУ 61; ЧТЕНИЕ ВПЕРЕД в пошагов чтение содержимого памяти микрокоманд в прямом направлении; ЧТЕНИЕ НАЗАД - пошаговое чтение45 5 128045содержимого памяти микрокоманд в обратном направлении; ПЗУ/ОЗУ - выбористочника программ,Блок 62 индикации индицирует:4-значный код вводимых данных; 2-эначный код текущегооадреса памяти микрокоманд; выбранный источник тестовыхпрограмм.Счетчики 2 и 5 предназначены дляустановки в соответствии с тестовой 1 Опрограммой адреса тестируемой ячейкипроверяемых БИС ОЗУ. Счетчики 3 и 6предназначены для установки относительного адреса фоновых ячеек, Действительный адрес фоновых ячеек формируется при этом путем операции в АЛБ18 и 19 над содержимым счетчиков 2и 3, 5 и 6. Для обращения к тестируемой ячейке при таком использованиисчетчиков содержимое счетчиков 2 и 5 20передается на выходы АЛБ 18 и 19 безизменения путем установки на управляющих входах АЛБ 18 и 19 кода"1111", Таким образом АЛБ 18 и 19используются для вычисления текущего 25адреса соответственно строк и столбцов тестируемых БИС ОЗУ,Счетчики 4 и 7 предназначены дляустановки на программе соответственно адреса ряда памяти на плате и адреса платы памяти.Коммутатор 20 предназначен дляподключения адресных линий с выходовАЛБ 18 и 19 и счетчиков 4 и 7 с помощью перемычек на входы группы 35формирователей 31 в соответствии семкостью тестируемых БИС ОЗУ, числомрядов микросхем памяти на плате ичислом плат памяти, установленных насистемной шине 59 и подлежащих тестированию, Так, например, для тестирования ОЗУ ЭВМ емкостью 64 К байт,реализованного на одной плате и намикросхемах емкостью 16 К бит, посемь ливий адреса (для адресациик 16 К ячейкам микросхем) снимаютсяс АЛБ 18 и АЛБ 19, а две линии адреса (для адресации к четырем рядаммикросхем) - со счетчика 47. Для тестирования ОЗУ ЭВМ емкостью 1 М байт,реализованного на четырех платах,каждая из которых имеет емкость256 К байт и выполнена на микросхемах емкостью 64 К бит, по восемьадресных линий (для адресации к 64 Кячейкам микросхем) снимаются с АЛБ18 и АЛБ 19, две линии адреса (дляадресации к четырем рядам микросхемна плате) - со счетчика 4 и две ли 9 6нии (для адресации к платам памяти) -со счетчика 7,Инвертирование кода адреса тестируемых ячеек осуществляется путеминвертирования блоком 39 кода на управляющих входах АЛБ 18 и 19 при передаче элементом И 46 "1" с триггера 29,Регистр 13 предназначен для загрузки номера теста, который индици"руется элементами индикации 35, Счетчик 8 может быть использован в каче"стве таймера.Регистры 15 и 16 предназначеныдля установки соответственно младшего и старшего байта данных, Записываемые данные поступают на вход .тестируемого ОЗУ через блок 38 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, осуществляющегоинвертирование или неинвертированиеданных, через группу формирователей30 и системную шину 59; Инвертирование или неинвертирование. данныхопределяется путем операцйи ИСКЛЮЧАЮЩЕЕ ИЛИ (элемент 40) над состояниемсоответствующего разряда кода команды и состоянием триггера 27,Считываемая во время чтения тестируемого ОЗУ информация сравнивается блоком 37 с требуемой, снимае-,мой с выходов блока 38, Результатсравнения стробируется в блоке 44элементов И в течение определенногочисла тактов после прихода сигналаподтверждения данных с системой шины 59. Результат сравнения накапливается в регистре 17,Устройство взаимодействует с тестируемым ОЗУ черезсистемную шину 59и вьщает через группу формирователей.31 20-разрядный код адреса, позволяющий адресоваться к 1 М байту памяти; вьщает и принимает через двунаправленную группу формирователей30 16-разрядный код данных; выдаетчерез группу формирователей 32 сигналы записи, чтения памяти и вводавывода. Устройство принимает с шины59 сигналы подтверждения данных изапрета ОЗУ.Направлением передачи данных через группу формирователей 30 управляет элемент 41, который в зависимости от состояния выхода элемента51 инвертирует или неинвертируетсостояние соответствующего разрядакода команды, Состояние "1" триггера 28 вызывает изменение операцииобращения при обращении к фоновым40 45 50 55 ячейкам тестируемого ОЗУ. С выхода элемента 41 снимается дополнительный код операции обращения к тестируемому ОЗУ. Дешифратор 12 формирует одну из четырех команд управления ЗАПИСЬ В ПАМЯТЬ, ЧТЕНИЕ ПАМЯТИ, ЗАПИСЬ В ПОРТ ВЫВОДА, ЗАПИСЬ В ПОРТ ВВОДА.Имеется возможность выполнения операции чтения тестируемого ОЗУ с контролем или без контроля считываемой информации. В последнем случае "0" в соответствующем разряде кода команды, поступающий на вход элемента И-НЕ 52, вызывает запрет стробирования результата сравнения в блоке 44. Стробирование осуществляется в течение всего времени действия сигнала подтверждения данных на шине 59. Использование стробирования в течение всего времени чтения данных с выходов тестируемого ОЗУ позволяет обнаружить также кратковременные изменения состояния на любом выходе тестируемого ОЗУ.Имеется возможность маскирования контроля старшего байта считываемых данных при тестировании 8-разрядных ОЗУ в отличие от 16-разрядных, при тестировании которых маскирование снимается, Маскирование осуществляется путем поддержки в состоянии сброса старших разрядов регистра 17 при "1" в шестом разряде регистра 14,При запуске устройства включается триггер 24, разрешая работу генератора 22 и захватывая системную шину 59 путем открывания формирователей 30-32. Генератор 22 формирует постоянные тактовые импульсы, поступающие на вход элемента И 45, и двух-" фазные тактовые импульсы ф 1 и Ф 2. По ф 1 стробируется дешифратор 11, по ф 2 изменяется состояние счетчика 1. В исходном состоянии триггер 26 сброшен и тактовые импульсы Ф 2 через элемент И-НЕ 50 поступают на счетный вход счетчика 1, каждый раз увеличивая его состояние на единицу,При обнаружении дешифратором команды останова триггер 24 сбрасывается и выполнение тестовой программы может быть продолжено по команде ПУСК с пульта 23. Команду останова целесообразно использовать для оста- нова выполнения тестовой программы при обнаружении хотя бы одной ошибки после тестирования одного ряда микро 5 1 О 15 20 25 ЗО 35 схем с целью записи промежуточныхрезультатов диагности 1 и, что значительно сокращает общее .время диагностики ОЗУ микро-ЭВМ.Все команды, кроме команд обращения к тестируемому ОЗУ или к портамввода-вывода, выполняются за одинцикл (такт ф 1 плюс Ф 2). При обнаружении дешифратором 11 кода командыобращения к тестируемому ОЗУ или кпорту ввода-вывода включается триггер 25, который запрещает формирование генератором 22 сигналов Ф 1 и Ф 2и стробирует дешифратор 12, обеспечивая управляющие команды требуемойдлительности. При появлении на шине59 сигнала запрета ОЗУ триггер 25 невключается (поддерживается в состоянии сброса) и управляющие команды нашине 59 запрещаются,Триггер 25 сбрасывается через определенное число тактов генератора22 после прихода сигнала подтверждения с системной шины 59, Требуемоечисло тактов загружается в регистр 14и заносится в счетчик 9 каждый раэ покоманде обращения к тестируемому ОЗУили порту ввода-вывода, С приходомсигнала подтверждения разрешаетсяпрохождение тактовых импульсов черезэлемент И 45, под действием которыхсчетчик 9, работающий на вычитание,начинает изменять свое состояние. Припереполнении счетчика 9 триггер 24сбрасывается. При выполнении команды перехода требуемое условие перехода в зависимости от кода выбирается мультиплексором 21. При выполнении условия перехода (обнаружение "О") сигнал выхода мультиплексора 21 через элементы ИЛИ 53 и И-НЕ 48 поступает на вход установки в "1" триггера 26. Состояние триггера 26 меняется, разрешая прохождение через элемент 49 тактового импульса на вход загрузки счетчика 1, в который заносится адрес перехода (разряды 7, 6, , 0). По концу данного импульса триггер 26 возвращается в исходное состояние,Элементы И 47 и ИЛИ 54 определяют состояние регистра 17 - обнаружение "1" во всех разрядах регистра 17 и обнаружение хотя бы одной ошибки.При выполнении операции инкрементирования или декрементирования состояния счетчиков дешифратор 11 дешифрирует код данной операции и вы 128049дает сигнал, поступающий через элементы ИЛИ 53 и И-НЕ 48 на вход уста-.новки в "1" триггера 26. Триггер 26включается и импульс Ф 2 с генератора 22 через элемент И-НЕ. 49 поступает на вход загрузки счетчика 1, в который загружается адрес перехода, Припереполнении соответствующего счетчика сигнал переноса данного счетчикачерез элемент ИЛИ-НЕ 57 поступает на 10вход установки в "0" триггера 26 ина вход элемента И-НЕ 48, запрещаяпрохождение сигнала с выхода элемента 53 на вход установки в "1" триггера 26. Состояние триггера 26 не изменяется и импульс Ф 2 с генератора22 через элемент И-НЕ 50 поступаетна счетный вход счетчика 1, изменяяего состояние на единицу, Использование совмещения операций инкрементирования и декрементирования с операцией перехода позволяет исключитьотдельные операции перехода и повысить скорость выполнения тестовыхпрограмм.г 5При использовании в качестве источника программ БОП 61 с пульта 60,с которого осуществляется также запись тестовой программы, производится выбор БОП 61 и запрет БПП 10. 30Управляя дополнительным входомБПП 10, который является старшимадресом БПП 10, с пульта 23 можноосуществлять выбор между двумя наборами тестовых программ, которыемогут храниться с БПП 10,Небольшой набор команд позволяетлегко программировать различные алгоритмы генерирования тестов. Используется следующая. мнемоника команд. 40.ИОР - отсутствие операции.Н 1.Т - устройство переходит в состояние останова и находится в этомсостоянии до повторного запуска спульта управления. Состояние счетчиков и регистров при этом не изменяется,1,Р г сК) - (г) - (К, загрузитьбайт К в регистр г (г - один из регистров или счетчиков В.1, В 2, С 1,С 2, 1, Б, Т, Р, И, Р 1, Р 2),1 ИВ. г К) - (г)(г) + 1, увеличить, на единицу содержимое счетчика г с переходом по адресу К при отсутствии переполнения счетчика и с 55переходом к следующей микрокомандепри переполнении счетчика (г - одиннз счетчиков В.1, В 2, С 1, С 2, 1Б, Т),59 оРСК г (К- (г). - (г) - 1 - уменьшить на единицу содержимое счетчикаг с переходом по адресу К при отсутствии переполнения счетчика и с переходом к следующей микрокомандепри переполнении счетчика.Л 1 РК- безусловный переход поадресу К.Ж (К) - переход по адресу К присостоянии "0" триггера Т 1, При выполнении команды состояние триггераменяется на противоположное.ЛВ (К 1 - переход по адресу К присостоянии "0" триггера Т 2. При выполнении команды состояние триггераменяется на противоположное.3 А сК) - переход по адресу К присостоянии "0" триггера ТЗ. При выполнении команды состояние триггераменяется на противоположное,3 Г (К - переход по адресу К при,по крайней мере, одном нуле в регистре ошибок,ЛИГ (К - переход по адресу К принулевом состоянии регистра ошибок.ВР ХР (К) - чтение состояния фоновой ячейки тестируемого ОЗУф (иличтение порта ввода-вывода) по адре.су, формируемому путем операции Кнад содержимым счетчиков В 1 и В 2 иоперации К над содержимым .счетчиков С 1 и С 2. К 1 и К - соответственно младшая и старшая 4-битовые частибайта К.ВР ХТ (К) - чтение состояния тестируемой ячейки тестируемого ОЗУ(или чтение порта ввода-вывода) поадресу, формируемому путем операцииКнад содержимым счетчиков К 1 и К 2и операции К над содержимым счетчиков С 1 и С 2.ВРОР К) - чтение состояния фоновой ячейки тестируемого ОЗУ (или чтение порта ввода-вывода) по адресу, формируемому путем операции К над содержимым счетчиков К 1 и В 2 и К над содержимым счетчиков С 1 и С 2, и сравнение считываемых данных с содержимым регистров Р 1 и Р 2.ВРОТ сК - чтение состояния тестируемой ячейки тестируемого ОЗУ (или порта ввода-вывода) по адресу, формируемому путем операции К над содержимым счетчиков В 1 и В 2 и операции К над содержимым счетчиков С 1 и С 2, и сравнение считываемых данных с содержимым регистров Р 1 и 02.12804 И 3 1 Р (К) - чтение состояния фоновой ячейки тестируемого ОЗУ (или порта ввода-вывода) по адресу, формируемому путем операции К над содержанием счетчиков К 1 и К 2 и операции К над содержимым счетчиков С 1 и С 2, и сравнение считываемых данных с инвертированным содержанием регистров 01 и 02.КП 1 Т. (К) в чтен состояния тести руемой ячейки тестируемого ОЗУ (или порта ввода-вывода) по адресу, формируемому путем операции К над со/ держимым счетчиков К 1 и К 2 и операции К над содержимым счетчиков С 1 5 и С 2, и сравнение считываемых данных с инвертированным содержанием регистров 01 и П 2.ИКР К) - запись содержимого регистров 1 1, 1 2 в фоновую ячейку 20 тестируемого ОЗУ (или запись в порт ввода-вывода) по адресу, формируемому путем операции К, над содержимым счетчиков К 1 и К 2 и операции К над содержимым счетчиков С 1 и С 2. 2511 КОТ (К) - запись содержимого регистров 01 и 02 в тестируемую ячейку тестируемого ЬЗУ (или в порт ввода- вывода) по адресу, формируемому путем операции К, над содержимым счет ,чиков К 1 и К 2 и операции К над содержимым счетчиков С 1 и С 2.ИК 1 Р (К) - запись инвертированного содержимого регистров Р 1 и 02 в фоновую ячейку тестируемого ОЗУ З 5 (или в порт ввода-вывода) по адресу, формируемому путем операции К над содержимым счетчиков К 1 и К 2 и операции К над содержимым счетчиков С 1 и С 2. 40Ж 1 Т сК) - запись инвертированного содержимого регистров Р 1 и П 2 в тестируемую ячейку тестируемого ОЗУ (или в порт ввода-вывода) по адресу, формируемому путем операции К 1 над содержимым счетчиков С 1 и С 2.КЕБ - сброс триггеров условий перехода и регистра ошибок. Устройство для контроля памяти,содержащее первый счетчик, выходы 45 которого подключены к соответствующим входам блока постоянной памятии одним входам блока оперативнойпамяти, выходы которых соединены синформационными входами второго, 50 третьего, четвертого счетчиков, первого и второго регистров, первыйарифметическо-логический блок, первые и соответствующие вторые входыкбторого подключены к выходам второго и третьего счетчиков соответствен.но, блок местного управления, инфор,мационные выходы которого соединеныс другими входами блока оперативнойпамяти, а соответствующие выходы -Коды команд приведены на фиг. 2,Последние семь разрядов кода команд (разряды Е, П, ,8) задают код операции и дешифрируются дешифратором 11, Первые восемь разрядов (разряды 6, 7,0) задают загружаемые данные (для операции загрузки), адрес перехода (для бпераций инкрементирования, декрементирования и перехода) и код операции АЛУ (для команд об 59 12ращения к тестируемому ОЗУ или кпортам ввода-вывода). Вид операцииАЛУ 18 и 19 определяет четвертыйразряд регистра 14 (фиг, 4). Пятыйразряд регистра 14 определяет источник обращения (тестимуемое ОЗУ илипорт ввода-вывода). Шестой разрядрегистра 14 устанавливает маскирование контроля старшего байта считываемых данных,Используются следующие обозначения счетчиков и регистров:К 1 - 8-разрядный счетчик адресастрок тестируемых ячеек (счетчик 2).С 1 - 8-разрядный счетчик адресастолбцов тестируемых ячеек (счетчик 5).К 2 - 8-разрядный счетчик относительного адреса строк фоновых ячеек(счетчик 3).С 2 - 8-разрядный счетчик относительного адреса столбцов фоновых ячеек (счетчик 6) .Е - 4-разрядный счетчик адресарядов микросхем памяти (счетчик 4).В - 4-разрядный счетчик адресаплат памяти (счетчик 7).Т - 8-разрядный счетчик цикла(счетчик 8).И - 8-раэрядный регистр номератеста (регистр 13).01 - 8-разрядный регистр младшихразрядов данных (регистр 15).Р 2 - 8-разрядный регистр старшихразрядов данных (регистр 16).Р - 8-разрядный регистр условий.перехода (триггеры 27-29),формула из обре те ния1280459 45 50 с первым и вторым входами блока управления, входы первой группы которо.го и информационные входы первогосчетчика подключены к соответствующим выходам блока постоянной памяти,а выходы первой группы блока управления, к входам выборки второго,третьего, четвертого счетчиков, перного и второго регистров, коммутатор,первый блок индикации и блок сравнения, о т л и ч а ю щ е е с я тем,.что, с целью повышения быстродействия и надежности устройства, в неговведены пятый, шестой, седьмой ивосьмой счетчики, третий, четвертыйи пятый регистры, первый, второй итретий триггеры, второй арифметическо-логический блок, группа элементовИ, второй блок индикации, первая,вторая и третья группы формирователей, причем третий и четвертый выходы блока местного управления подключены соответственно к первому управляющему входу первого счетчика иодним управляющим входам блока оперативной и постоянной памяти, информационныевходы которых соединены содними входами, а выходы - с другими входами второго блока индикации,информационные входы пятого, шестого, седьмого и восьмого счетчиков,а также третьего и четвЕртого регистров объединены и подключены ксоответствующим выходам блока постоянной памяти, а их управляющие входыи одни входы первого, второго и третьего триггеров соединены с соответствующими выходами второй группыблока управления, выходы третьейгруппы которого подключены к соответствующим входам первого и второгоарифметическо-логических блоков, выходы четвертой группы - к одним входам третьей группы формирователей,а выходы пятой группы - к одним входам первой группы формирователей иблока сравнения, другие входы которого соединены с выходами первойгруппы Формирователей, а выходы - содними входами группы элементов И,выходы которой соединены с входамипятого регистра, выходы которого соединены с входами первой группы первого блока индикации и другими вхо 5 10 15 20 25 30 35 40 14дами второй группы блока управления, первый, второй, третий, четвертый, пя. тый, шестой, седьмой и восьмой выходы которогоподключены соответственно к другому входу первой группыформирователей,другим входам группы элементов И, первому и второму входам пятого регистра, второму и третьему входам первого счетчика, другим входам первой, второй и третьей групп формирователей, к одному входу первого блока индикации и другим входам первого, второго и третьего триггеров, третий и четвертый входы блока управления подключены к одним выходам второго регистра, пятый, шестой и седьмой входы - к выходам первого, второго и третьего триггеров, связанных с первым блоком индикатора, восьмой вход - к входу устройства, девятый выход - к управляющему входу блока сравнения, входы третьей группы - к выходам третьего и четвертого регистров, а входы четвертой группы - к выходам переноса второго, третьего, четвертого, пятого, шестого, седьмого и восьмого счетчиков соответственно, третий выход второго регистра соединен с входами первого и второго арифметическо-логических блоков, выходы которых подключены к одним входам коммутатора, выходы которого подключены к одним входам второй группы формирователей, входы первой и второй групп второго арифметическо-логического блока подключены к выходам пятого и шестого счетчиков, выходы четвертого и седьмого счетчиков соединены с другими входами коммутатора и входами второй группы первого блока индикации, выходы первого регистра подключены к входам третьей группы первого блока индикации, первый и пятый выходы блока местного управления соединены О входами сброса первого, четвертого иседьмого счетчиков соответственно,управляющим входам блока постояннойпамяти соответственно, четвертого иседьмого счетчиков соответственно,выходы первой и второй группы формирователей и входы/выходы третьейгруппы формирователей являются выходами устройства.