Устройство для умножения

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 7 49 4 С ОБРЕТЕЛЬСТВУ САНИ ТОР СНОМ Попко ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(71) Институт проблем моделирования в энергетике АН УССР(56) Карцев М,А., Брик В.А. Вычислительные системы .и синхронная арифметика. М.: Радио и связь, 1981.Авторское свидетельство СССР Ф 1005035, кл. С 06 Р 7/49, 1981. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может применятьЯО 1256016 ся в ЦВМ как арифметический расширитель. Цель изобретения - увеличение быстродействия и расширениефункциональных воэможностей за счетработы с дополнительными кодами.Поставленная цель достигается тем,что в устройство для умножения, содержащее два регистра, параллельныйсумматор, последовательный сумматорс соответствующими связями, введеныблок управления, блох управленияпараллельным сумматором, блок прямого и обратного преобразования энакоразрядного кода в дополнительныйкод с соответствующими связями,2 з,п. Ф-лы, 5 ил.Корректор С.Шекм ор П.Коссей каз 4824 Тираж 671 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, РПодписноеомитета СССР открыти 4/ ушская н л, Проектн Производственно-полиграфическое предприятие, г. УжгоИзобретение относится к цифровойвычислительной технике и может при-,меняться в цифровых вычислительныхмашинах как арифметический расширитель и, кроме того, может использоваться в специализированных вычислительных устройствах.Цель изобретения - увеличениебыстродействия и расширение функциональных возможностей за счет обеспе 10чения возможности работы с дополнительными кодами.На фиг, 1 изображена блок-схемапредлагаемого устройства для умножения; на фиг. 2 - блок-схема управ 15ления параллельным сумматором; нафиг. 3 - блок-схема блока прямогои обратного преобразования знакоразрядного кода в дополнительный код;на фиг. 4 - блок-схема блока управления; на фиг. 5 - временные диаграммы работы устройства,Устройство для умножения (фиг. 1)содержит два регистра 1 и 2, парал 25лельный сумматор 3, последовательный сумматор 4 и блок 5 управления,синхронизирующий вход 6 устройства,запускающий вход 7 устройства, информационную шину 8 устройства,вход 9 управления режимом работы устройства, параллельный выход 10 устройства, последовательные выходы11 и 12 усройства, блок 13 управления параллельным сумматором, блок14 прямого и обратного преобразова- З 5ния знакоразрядного кода в дополнительный код, последовательные входы15 и 16 множителя устройства, выход17 "Конец работы" устройства, блок13 управления параллельным суммато Ором (фиг. 2) содержит коммутатор 18,элемент НЕРАВНОЗНАЧНОСТЬ 19, четыреинформационных входа 20-23, вход 24управления режимом работы, выход25, два элемента ЗАПРЕТ 26 и 27,элемент ЭКВИВАЛЕНТНОСТЬ 28 Блок 14прямого преобразования знакоразрядного кода в дополнитЕльный код(фиг. 3) содержит вход 29 сброса,параллельный вход 30 множителя, вход 5031 синхронизации, вход 32 управления сдвигом, последовательные входыпроизведения 33 .и 34, пять регистров 35-39, две группы элементовИ 40 и 41, группу элементов НЕРАВНОЗНАЧНОСТЬ 42, элемент ИЛИ 43, элемент ЗАПРЕТ 44, элемент НЕРАВНОЗНАЧНОСТЬ 45, блок 46 формирования импульсов, параллельный вход 47, последовательные выходы множителя48 и 49.Блок управления 5 (фиг. 4) содержит элемент 50 задержки, триггер51, генератор 52 импульсов, коммутатор 53, регистр 54, блок 55 формирования импульсов, элемент 56 задержки, блок 57 формирования импульсов, элемент 58 задержки, входы59-61, выходы 62-65.Устройство для умножения работает следующим образом.Устройство работает в двух режимах. При работе в первом режимепроизводится умножение двух сомножителей, которые поступают в устройство по информационной шине 8 в дополнительных двоичных кодах,При работе во втором режиме производится умножение сомножителей,один из которых поступает на информационную шину 8 устройства в дополнительном двоичном коде, а второй поступает на входы 15 .и 16 впоследовательном знакоразрядном коде,Для задания режима работы устройства используется управляющий вход9 устройства. Если на этот входпоступает единичный потенциал, устройство работает в первом режиме,если же нулевой, то устройство работает во втором режиме. Работа устройства, как в первом, так и во втором режиме начинается с того, чтона запускающий вход 7 устройствапоступает единичный импульс произвольной длительности, при этом всхеме 57 формирования импульса вырабатывается единичный импульс с длительностью Т, , по которому производится установка в "0" регистра 2,последовательного сумматора 4, регистров 36-38 в блоке 14 прямогои обратного преобразования знакоразрядного кода в дополнительный код,регистра 54 в блоке 5 управления,и производится прием в регистр 1первого сомножителя и занесение вблок 14 прямого и обратного преобразования знакоразрядного кода вдополнительный код второго сомножителя. В блоке 14 прямого и обратного преобразования знакоразрядногокода в дополнительный код и -разрядный сомножитель через группуэлементов И 41 поступает на входырегистра 35 и регистра 39. В двух1256016 результата, и преобразование в дополнительный код по мере получения знакоразрядных цифр. Используется то, что при наличии знакоразрядного 5 представления числа (старшие разряды числа находятся слева) для получения дополнительного двоичного кода достаточно в исходном коде дописать слева ноль в дополнительном 10 разряде, а затем над разрядами,стоящими левее каждой отрицательной единицы до ближайшей любой единицы включительно выполнить инверсные преабраэования, а над остальными 15 прямые преобразования, согласнотабл, 2. Таблица 2, Цифра избыточного кода 0 Инверсное преобразование 0 Прямое преобразование ЮО уПриме р,Исходное число; Области инверсногопреобразования Дополнительный код: При последовательном поступлении знакораэрядного кода, начиная со старших разрядов, необходимо последовательно формировать области инверсного преобразования по мере за-полнения регистра 1 разрядами, причем с поступлением отрицательной цифры 1 осуществляется инверсное преобразование текущей области разрядов и фиксируется начало следующей у области. При поступлении положительной цифры 1 инверсное преобразование текущей области не осуществляряды второго сомножителя и на выходах 48 и 49 будет сформирована/ -(1) цифра в знакоразрядном кодеИ При появлении на ) -м шаге синхроимпульсов на выходе блока 5 управления в блоке 14 прямого и обратного преобразования энакоразрядного кода в дополнительный код производится сдвиг разрядов Ь,- Ь., второго сомножителя, хранящихся в регистре 36, кроме того производится прием в блок 14 прямого и обратного преобразования знакораэрядного кода в дополнительный код цифрПолученное представление и будет дополнительным кодом исходного числа. Дополнительный разрядщ0 О 1 О 0 1 1 1 0 1 0 1 1 0 1 ГТ 0 1 1 1 1 0 1 1.0 0 1 0 1 ется, но так же, как и при отрицательной цифре 1, осуществляется Фиксация начала новой области инверсного преобразования.При выполнении ( -го шага, когда появляется ) -й единичный импульс на выходе 63 блока 5 управления, значения функций заносятся соответственно с выходомэлемента ЗАПРЕТ 44 и элемента НЕРАВ 1 25601 6НОЗНАЧНОСТЬ 45 в первой и второйразряды регистра 36. В том случае,если на-1)-м шаге Г = О, тоН -1при выполнении-го шага в первыйразряд регистра 35 заносится ноль, 5а в остальных разрядах будет храниться слово, которое было сформированопри выполнении-1)-го шага сдвинутым на один разряд вправо. Это слово можно условно разбить на три час 1 Оти. В первой части с первого разряда по-3)-й будут хранитьсяцифры результата, представленногов дополнительном коде(в-3)-мразряде будет храниться знаковыйразряд результата. Во второй частислова в разрядах с -2)-го по: В третьей части слова с+4)-гопо Н -й разряд хранятся эначашиеразряды второго сомножителя.г (1-1)Кроме того, если г : О,то при выполнении ) -го шага производится сдвиг содержимого сдвиговыхрегистров 37 и 38.Регистр 37 предназначен для формирования в регистре 35 второй частислова. При этом используется то,что первая положительная цифра и 35первая отрицательная цифра на последовательных входах 33 и 34 могутпоявиться после поступления соответственно второго и третьего единичных импульсов на вход 31. Сдвиговый 40регистр 37 заполняется единицами,поступающими на информационный входс шины логической "1", и будет заполнен единицами лишь после поступления четвертого единичного импульса на вход 31. Сдвиговый регистр 38является последовательным сдвиговымрегистром, который заполняется единицами, поступающими на информационный вход с выхода сдвигового регистра 37 и выполняется роль регистра маски. Количество единиц, хранимых в сдвиговом регистре 38 при выполнении 1-го шага, соответствуетчислу нулевых цифр, которые поступили на входы 33 и 34 перед поступ( - 1)ле нием цифры Г и соответствуетширине области инверсного пре о браз ования разрядов результата, хранящихся в регистре 35, Признак инверсного преобразования в виде единичного потенциала формируется на первом выходе (1) регистра 36 в томслучае, если на выходах устройства11 и 12 появится цифра Г = 1. Так,к примеру, если при выполнении 1 -гошага в регистре 38 записано К единиц и на ( -2) -м шаге поступилаотрицательная цифра Г-2) = 1, тов разрядах со второго по (К+ 1)регистра 35 будет занесено проинвертированное содержимое разрядов спервого по К -й регистра 35, а вразряды с (К+2) по -3) будет беэизменения занесено содержимое разрядов с (К+ 1) -й по ) -й,Сброс сдвигового регистра 38 осуществляется при появлении единицына втором выходе регистра 36. Приэтом появляется единичный импульсна выходе схемы 46 формированияимпульса, который, проходя черезэлемент ИЛИ 43, поступает на входсдвигового регистра 38. Так, если(на -м шаге появилась цифра Г =или 1. = 1, то на-2)-м шаге(1в сдвиговом регистре 38 сигналомсброса блокируется выполнение сдвига и производится сброс "Он всехразрядов, ширина инверсной зоныустанавливается равной единице, темсамым осуществляется фиксация начала новой области инверсного преобразования. Результат вычислений при работе устройства в первом режиме будет сформирован за (+4) шага и будет храниться в регистре 36 в виде й -разрядного числа, записанного в дополнительном двоичном коде. При этом в блоке 5 управления на выходе (+3)-го разряда сдвигового регистра 54 появляется единица, кото- рая, поступая через линию 50 задержки на вход триггера 51, сбрасывает его в нулевое состояние. Сигнал, поступающий с выхода триггера 51, блокирует выдачу синхросигналов на выходе генератора 52 импульсов, а по перепаду сигнала иэ единицы в ноль на выходе триггера 51 срабатывает схема 55 формирования импульса и на выходе 17 устройства будет сформирован единичный импульс.разрядный сдвиговый регистр 39 вовторой и первый разряды, соответственно, заносятся знаковый и старший значащий разряды второго сомножителя, а остальные (п -2) разряда 5заносятся в регистр 35, где Ь -старший разряд. В младшие 2 и 1 разряды регистра 35 с шины логического"0" заносятся нули.,Время Т, соответствует временипереходного процесса при установкерегистров и триггеров устройства,Далее при работе в первом режимев блоке 5 управления через времяТ, + Т, обусловленное срабатыванием 15линии 58 задержки и триггера 51,производится запуск генератора импульсов 52. Синхроимпульсы с выходагенератора импульсов 52 через коммутатор 53, который управляется сигналом, поступающим на вход 9 устройства, начинают поступать на входрегистра 54, выход 64 и через линию56 задержки, время задержки которойТ - на выход 63. Период следованиязсинхроимпульсов на выходе генератора импульсов 52 равен Т,В течение времени Т =Т+Т +Тзвыполняется первый шаг вычисления,при котором производится умножение 30первого сомножителя на старшую цифру второго сомножителя и сложениеэтой величины с удвоенным значениемчисла, хранящегося в регистре 2,которое первоначально равно нулю. З 5При этом выполняются следующие условия: Т +Т =Т +Т +ргТ 31 е= Т, , где Т - время срабатыванияпараллельного сумматора 3 для случая,когда изменяется число, поступающее 40в параллельный сумматор 3 по первомуИнформационному входу; Т, - времясрабатывания блока 13 управления параллельным сумматором, Т- время,в течение которого сигнал на информационном входе регистра (триггера)не должен изменяться, это необходимодля устойчивой работы регистров(триггеров).При работе устройства во втором 50режиме на выходы коммутатора 53 пропускаются синхроимпульсы, поступающие на вход 6 устройства. Это позволяет проводить внешнюю синхронизацию работы устройства для случая, 55когда предложенное устройство работает совместно с другими устройствами,в которых производится обработка информации, поступающей старшими разрядами вперед. Значащие цифры второго сомножителя во втором режиме поступают на входы 15 и 16 задержанными по отношению синхроимпульсов, появляющихся на выходе 64, на время срабатывания регистров Тр . На 1 -м шаге, который начинается при поступлении 1 -го синхроимпульса на выходы 63 и 64 блока 5 управления; результат, полученный на (1 -1)-м шаге, заносится в регистр 2, последовательный сумматор 4 и блок 14 прямого и обратного преобразования энакоразрядного кода в дополнительный код, производится умножение первого сомножителя на (1+1)-ю цифру второго сомножителя и сложение полученной величины с удвоенным значением результата ( -1)-го шага, занесенного в регистр 2, последовательный сумматор 4 и блок 14 прямого и обратного преобразования знакоразрядного кода в дополнительныйкод.Для обеспечения функционирования параллельного сумматора 3 в устройстве производится преобразование первого сомножителя, поступающего в регистр 1 Р дополнительном двоичном коде, в параллельный знакоразрядный код, который поступает на второй информационный вход параллельного сумматора 3.Формирование цифр знакораэрядного кода, поступающих на второйинформационный вход параллельногосумматора 3, производится по алгоритму Бута, так ь, = Ь, Ь= Ь, гдеЬ, и Ь , - значения соответственно-го и 6 -1)-го разрядов регистра 1(Ь - значение знакового разряда,Ь- значение старшего значащегоразряда).К примеру, число 1,01101001 преобразуется к виду 1,10111011. Управление работой параллельного сумматора 3 осуществляется сигналами,поступающими с выходов блока управления параллельным сумматором 13,в котором происходит преобразование сигналов, поступающих с выходов48 и 49 блок прямого и обратногопреобразования знакораэрядного кодав дополнительный код, или с входов15 и 16 устройства,В табл. 1 приведены цифры знакораэрядных кодов, которые поступают256016 Таблица 1 Цифра кода Сигналы на выходах блока управления сумматоромВид операции,выполняемой сумматором О то 30 ступаюи рабое на 40 ум ва зве сформиах. и 1-м ш мого и обратного 0 55 5 1 на входы 20 и 21 блока управления параллельным сумматором 13 с выходов 48 и 49 блока 14 преобразования кодов и последовательных входов 15, 16 устройства и соответствуюУправление работой комм 8 производится сигналом, им на вход 9 устройства, е устройства в первом реж выход коммутатора 18 пропускаютсясигналы, поступающие с выходов 48и 49 блока 14 прямого и обратногопреобразования знакоразрядного кодав дополнительный код, а во второмрежиме на выход коммутатора 18 поступают сигналы с входов 15 и 16устройства,Результат на выходе параллельного сумматора 3 формируется в видепараллельного энакоразрядного кода,состоящего из (П+1)-й цифры. Младшие и цифр результата Г,+ С, поступают на входы регистра 2, а цифраС+, с выхода переносов старшего .разряда параллельного сумматора 3поступает на входы положительногоразряда первого и второго операндов последовательного сумматора 4.Выход регистра 2 соединен с входомпараллельного сумматора 3 так, что(Г)цифра С результата, сформированного на (1-1)-м шаге и занесенного в регистр 2 при выполнении1-го шага, поступает на вход параллельного сумматора 3, как цифра щие этим кодам сигналы, формируемыена выходе блока 13 управления параллельным суммаором, а также операции, выполняемые в параллельномсумматоре 3. а цифра С", с выхода1+1регистра 2 поступает на входы отрицательного разряда первого и второго операндов последовательно: о сумматора 4. Это позволяет на Г -м шаге сформировать в устройстве величины СГ = 2 СН.8 илиГ(Г) Г 1 -1С = 2 С + С; , где С. - цифры второго сомножителя, который хранится в блоке 14 прямого и обрат ного преобразования энакоразрядного кода в дополнительный код, Н, - циф ра второго сомножителя, которая поступает в виде последовательного кода на входы 15 и 16 устройства,и СГ 1 - соответственно с мы частных прных на Г,1 - 1)- В блоке 14 преобразовани в дополнитель житель, занес и 39 при выпоных сдвигов, и 49 в виде п разрядного ко ется алгоритм шаге в регист втором разряд ответственно Ь знакоразрядного кодый код второй сомнонный в регистры 35 нении последовательыдается на выходы 48 следовательного знак а. При этом использу Бута, так, на 1 -м е 39 в первом и во х будут занесены сои- Г. и ; раз 12560 16, Время вычислений в предлагаемом устройстве при работе в первом ре- жиме 11 111 Т Т+(т,+Т+т)Ъ) Т(Т+)(+4)+Т (п+Ь). ф о р м у л а изобретения25 1. Устройство для умножения, содержащее два регистра, параллельный сумматор, последовательный сумматор, информационная шина устройства подключена к информационному входу первого регистра, информационный вход второго регистра соединен с выходом параллельного сумматора, первый информационный вход которого соединен с выходом (П) младших разрядов второго регистра Ь- разряд ность второго регистра), положительный выход старшего разряда которого соединен с входом положительного разряда первого операнда последова тельного сумматора, вход положительного разряда второго операнда которого соединен с положительным выходом переноса параллельного сумматора, выходы последовательного сумма тора соединены с последовательными выходами устройства, о т л и ч а ющ е е с я тем, что, с целью увеличения быстродействия и расширения функциональных возможностей за счет 50 обеспечения возможности работы с дополнительными кодами, оно содержит блок управления, блок управления .параллельным сумматором, блок прямого и обратного преобразования 55 знакоразрядного кода в дополнительный код, отрицательный выход переноса параллельного сумматора соеди 30 При работе во втором режиме результат вычислений в виде Л -разрядного числа, записанного в блоке 14 прямого и обратного преобразования знакораэрядного кода в дополнительный код будет сформирован пос 15 ле поступления Ь+4)-го синхроимпульса, поступающего на вход 6 устройства. Но в этом режиме вычисления могут продолжаться и дальше. Остановка устройства произойдет только по окончании поступления сигналов на синхронизирующий вход 6 устройства. нен с входом отрицательного разрядавторого операнда последовательногосумматора, вход отрицательного разряда первого операнда которого соединен с отрицательным выходом старшего разряда второго регистра, первый и второй информационные входыблока управления параллельным сумматором соединены с последовательнымивходами множителя устройства, параллельный вход множителя блока прямого и обратного преобразованияэнакоразрядного кода и дополнительный код соединен с входной шинойустройства, синхронизирующий входкоторого соединен с первым входомблока управления, второй вход которого подключен к входу запуска устройства, последовательные входыпроизведения блока прямого и обратного преобразования знакоразрядногокода в дополнительный код соединены споследовательным выходом устройства,йараллельный выход блока прямого иобратного преобразования знакоразрядного кода в дополнительный кодсоединен с параллельным выходом устройства,последовательные выходымножителя блока прямого и обратногопреобразования знакоразрядного кодав дополнительный код соединены стретьим и четвертым информационнымивходами блока управления параллельным сумматором, вход управлениярежимом работы которого соединен стретьим входом блока управления ивходом. управления режимом работыустройства, выход блока управленияпараллельным сумматором соединен1с управляющим входом режима работыпараллельного сумматора, первый выход блока управления соединен с входами сбрэса первого и второго регистров, блока прямого и обратного преобразования знакоразрядного кода вдополнительный код, второй выходблока управления соединен с входамисинхронизации второго регистра, последовательного сумматора и блокапрямого и обратного преобразованиязнакораэрядного кода в дополнительный код, вход управления сдвигомкоторого соединен с третьим выходомблока управления, четвертый выходкоторого соединен с выходом "Конецработы" устройства, выход-горазряда первого регистра соединенс отрицательным входом-го раз 13. 125601 ряда и положительным входом (1 +1)-го разряда второго информационного входа параллельного сумматора (1 = 1,л), отрицательный вход первого разряда второго входа параллельного сумматора соединен с шиной логического нуля.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит два блока форми рования импульсов, три элементазадержки, триггер, генератор импульсов, коммутатор, регистр, первый вход блока управления соединен с первым информационным входом коммута тора, второй информационный вход которого подключен к выходу генератора импульсов, вход которого соединен с выходом триггера и входом первого блока формирования импуль сов, второй вход блока управления подключен к входу второго блока формирования импульсов, выход которого соединен с первым выходом блока управления, входом сброса регистра 25 и через первый элемент задержкис входом установки триггера, вход сброса которого соединен через второй элемент задержки с выходом старшего разряда регистра, информа ционный вход которого соединен с шиной логической единицы, а вход управления сдвигом подключен к выходу коммутатора, через третий элемент задержки к второму выходу блока управления и к третьему выходу блока управления, третий вход блока 14управления соединен с управляющим входом коммутатора, а четвертый выход блока управления подключен к выходу первого блока формирования импульсов.3. Устройство по п, 1, о т л ич а ю щ е е с я тем, что блок управления параллельным сумматором содержит коммутатор, два элемента ЗАПРЕТ, элемент НЕРАВНОЗНАЧНОСТЬ и элемент ЭКВИВАЛЕНТНОСТЬ, первый и второй информационные входы коммутатора соединены соответственно с первым и вторым информационными входами блока управления параллельным сумматором, третий и четвертый информационные входы которого подключены к третьему и четвертому информационным входам коммутатора, первый выход которого соединен с управляющим входом первого элемента ЗАПРЕТ, информационным входом второго элемента ЗАПРЕТ и первыми входами элементов ЭКВИВАЛЕНТНОСТЬ и НЕРАВНОЗНАЧНОСТЬ, второй выход коммутатора соединен с управляющим входом второго элемента ЗАПРЕТ, информационным входом первого элемента ЗАПРЕТ и вторыми входами элементов ЭКВИВАЛЕНТНОСТЬ И НЕРАВНОЗНАЧНОСТЬ, выходы первого и второго элементов ЗАПРЕТ, элементов ЭКВИВАЛЕНТНОСТЬ и НЕРАВНОЗНАЧНОСТЬ соединены с выходом блока управления параллельным сумматором, вход управления режимом работы которрго соединен с управляющим входом коммутатора.