Запоминающее устройство

ОЮЗ СОВЕТСКИХОЦИАЛИСТИЧЕСКИРЕСПУБЛИК С 110 51) 4 КОМИТЕТ СССР НИЙ ИОТКРЦТИЙ ОСУДАРСТВЕКН ПО ДЕЛАМ ИЗОБ ОБРЕТЕЕЛЬСТВУ И ОПИСАНИЕ ИЗ АВТОРСКОМУ СВИДЕ 1(71) Ленинградский ордена Ленина политехнический институт им. М,И. Калинина(57) Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменной длины, но не большей, чем разрядность ячейки памяти. Целью изобретения является упрощение устройства. Ограничивается число вположения слов различив ячейке памяти. Вид внавливается заранее, кписывается в дополнитячейки памяти. Этот коти с адресом мпадщегоемого или записываемогозначно определяет разрслова. Устройство содеррегистры адреса записидва дещифратора, шифраттор, четыре группы элемгруппы элементов ИЛИ,6 ариантов расой разрядности арианта устаодируется и заельных разрядах д в совокупносайта считываслова одноядность этогожит накопитель, и считывания, ор, коммутаентов И, три инверторы.25175 Составитель А, Дерюгин едактор А. Огар Техред ЙЛайдой Корректор А. ТяскЗаказ 4419 НИИПИ роизводственно-полиграфическое предприятие, г. Ужгород, ул, Проект Тираж Госуда о делам иэ-35, Раушс Подписноемитета СССРткрытийая наб., д. 4/51125Изобретение относится к вычислительной технике и может быть использовано для хранения слов переменнойдлины.Цель изобретения - упрощение устройства.Информация о разрядности слав ко. дируется в дополнительных разрядахячейки памяти накопителя. Пусть К -максимальное число байтов, котороеможет быть размещено в ячейке памяти.Будем располагать н ней слова длинойх байтов (;Е х.х;К). Число способов,1которыми можно расположить в ячейкепамяти накопителя слова данного набора, равно числу р 1 К 1 способов, которыми можно представить натуральноечисло К в виде суммы натуральных чисел. Введем и ячейку памяти 1 дополнительных разрядов, в которых эакодируется номер комбинации групп словв ячейке. Если на расположение словналожить такое ограничение, чтобы нодной ячейке слова меньшей разрядности располагались всегда правее словбольшей разрядности, то номер комбинации Е, записанный в дополнительныхразрядах, в совокупности с адресоммладшего байта выбираемого (записываемого) слова однозначно определяетразрядность слова.На фиг. 1 приведена структурнаясхема запоминающего устройства; наФиг, 2 - функциональная схема блокасинхронизации; на фиг. 3 - структурная схема коммутатора; на фиг. 4 -функциональная схема узла, образо -ванного первым дешифратором и шифратором; на фиг. 5 - пример размещенияв ячейке слов для К = 4; на Фиг, 6 -временная диаграмма работы устройства,Устройство (фиг. 1) содержит накопитель 1, регистр 2 адреса ячейкипамяти, регистр 3 адреса байта, регистр 4 записи, К+1 групп усилителей 5 и б считывания, причем числоусилителей 5 считывания в группах спервой по К -ю равно разрядности байта ш, а число усилителей 6 считывания н +1)-й группе равно 1, Кгрупп элементов И 7 и 8 считывания изаписи, К групп входных 9 и выходных 10 элементов И, элементы И 11маскирования считывания и элементы И 12 маскирования записи, К +1групп элементов ИЛИ 13 и 14 записи,групп элементов ИЛИ 15 коммутации, 1175 2первый 16 и второй 17 дешифраторы, шифратор 18, коммутатор 19, элементы ИЛИ 20 стробирования, инверторы 21, элементы И 22 начального заполнения и блок 23 синхронизации.На фиг. 1 показаны также первая 24 и вторая 25 группы входов первого дешифратора 16, выходы 26 шифратора 18,информационные 27 и управляющие 28О входы и выходы 29 коммутатора 19, информационные входы-выходы 30 устройстна, информационные входы .31 начального заполнения, адресные входы 32, управляющие входы 33-35 вы 5 20 25 30 354045 50 55 борки, записи и заполнения, тактовыевходы 36 и выходы с первого по десятый 38-47 блока синхронизации.Функциональная схема блока 23синхронизации изображена на фиг. 2.Блок содержит элементы И 48-51, элементы ИЛИ 52-54 и одновибратор 55с задержкой на входе. Обозначим синхросигналы, поступающие по тактовымвходам Зб, С 1-С 4, а сигналы на входах 33-35 и выходах 38-47 - 11-11 иБ -П 4, Выходные сигналы блока 3 определяются следующими выражениями:Цв= 0 Л(С 2 ч СЗ), 114 ь - %4 Ч 04) Л- С 31 144 = С 4; П 4 = С 2 Ч С 31 БУ,(Н Ч 11 ) Л (С 2 Ч СЗ), Ц 4 = Н Л(С 2 ЧСЗ).Длительность сигнала 11 ,и его задержка относительно начала такта выбираются таким образом, чтобы обеспечить максимальное отношение сигнал/помеха при считывании с магнитного накопителя 1,Накопитель 1 может быть реализован по любой из известных схем магнитных накопителей. Он содержит(Ка+1) -разрядные ячейки .памяти и дешифратор адреса, входы которого являются адресными входами накопителя.Усилители 5 и 6 считывания предназ начены для амплитудной селекции сигналон с выхода накопителя и формирования их по длительности. Кажцый усилитель имеет дна управляющих входа. Сигнал на первом управляющем входе определяет длительность выходного сигнала, Фронт сигнала на втором управляющем входе определяет момент приема сигнала с выхода накопителя. Целесообразно применить стандартные усилители считывания с триггерным выходом для магнитных накопителей, например КИ 170 УЛ 11. В этом случае триггер регистра числа и усилитель считына 1251ния представпяют собой конструктивноединый узел, называемый далее усилителем считывания.Допустим, что младшие разряды слова должны размещаться в младших разрядах числовой шины. Тогда при выполнении выборки иэ ячейки, содержащей несколько слов; выбираемое словодолжно сдвигаться на Ьщ разрядов вправо, где Ь - содержимое регистра 3 10, адреса байта. При записи слово измладших разрядов числовой шины должнобыть сдвинуто на Ьщ разрядов влево.Для выполнения требуемых сдвигов служит коммутатор 19. 15Коммутатор содержит (фиг. 3) Кгрупп двухвходовых элементов И 56.Первая группа элементов И, предназначенная для коммутации слова без сдвига (когда Ь = 0), содержит Кщ элемен-Ытов И, Вторая группа, служащая длякоммутации слова со сдвигом на щ разрядов (Ь= 1), содержит (К)щ элементов И, 1-я группа, служащая дляпередачи слова со сдвигом на (1-1)ч 25разрядов, содержит (К+1)щ элементов И. Последняя К-я группа, осуществляющая передачу со сдвигом на щ(К)разрядов, состоит из щ элементов И.В примере на Фиг. 3 К = 4, ЗОВходы 27 блока 19 являются информационными. Первый вход 1-го элемента И 56 каждой группы соединен с 1-мвходом из информационных входов 27,Всего имеется Кщ информационных вхо- Здов, причем каждая из групп 27.1-27.4этих входов соответствует одномубайту.Вторые входы элементов И 56 каждойиэ К групп объединены и подключены 4 рк одному иэ К управляющих входов 28,которые соединены с выходами дешифратора 17. Выходы 1-го элемента И 1-йгруппы через элементы ИЛИ 57 подключены к д)щ+1)-му выходу 29 коммутатора. Каждая из групп 29.1-29.4выходов коммутатора соответствует одному байту и состоит из ш выходов.Нумерация входов 27 и выходов 29блока 9, групп элементов И 56, а о также элементов И 56 внутри каждой группы ведется сверху вниз. Нумерация управляющих входов 28 ведется слева направо,На фиг. 4 приведена функциональ- уйая схема узла, образованного дешифратором 16 и шифратором 18. Блок 16 содержит дешифратор 58 с инверсным 175выходом, В зависимости от кода на информационных входах 24 и 25 дешифратора на одном из его выходов устана- ливается нулевой сигнал. При этом насинхронизирующих входах дещифратора 58 должен быть нулевой сигнал. В противном случае на всех выходах дешифратора устанавливаются единичные сигналы. Так функционирует, например, стандартный дешифратор К 155 ИДЗ. Поэтому блок 16 включает ннвертор 59, выход которого подключен к синхронизирующим входам дешифратора 58, а вход инвертора является синхронизирующим входом блока 16 и подключен к управляющему выходу 114 блока 23 синхронизации. По этой же причице шифратор 18 (фиг. 4) выполнен на элементах И-НЕ 60. Выходы 26 элементов 60 являются выходами шифратора.Узел, образованный блоками 16 и 18, предназначен для формирования маски, с помощью которой при выполнении операции выборки на информационные входы-выходы 30 устройства поступает только выбираемое слово, При выполнении операции записи с помощью маски блокируется регенерация информации в тех байтах, куда должно быть записано вводимое слово, а на входы регистра 4 поступает только информация, находящаяся в пределах формата записываемого слова. Маска, сформированная на выходе блока 18, должна содержить столько нулей, сколько байтов содержит выбираемое (записываемое) слово, причем расположение нулей в маске должно соответствовать расположению слова в ячейке памяти накопителя.П р и м е р. Пусть максимальное число. байтов в ячейке памяти К = 4, разрядность указателя Е Формата 1 =2, т.е. Е3, Ацрес Х мпадшего байта выбираемого слова также имеет разрядность и = 2 и ограничен величиной х3. Именно этому примеруосоответствует схема на Фиг, 4.Допустим, что возможны четыре варианта расположения слов в ячейке, приведенные на фиг. 5.При Е = 00 в ячейке располагается слово разрядностью 4 ш и всегда адрес мпадшего байта Хэ = 00. При Е = = 01 в ячейке располагается два сло-. ва разрядностью по 2 щ с адресами Х = ОО и Х = 10. При 2 = 10 в ячейке располагается два слова разрядностьюКод на выходе дешифратора 8У,туОООО 51100 001 10 01 110 10 00 10 01 0001 11 00 11 О25 11 01 1 О 11 11 110 1011 30 Такое преобразование кодов осуществляется блоками 16 и 18 за счет соединений выходов блока 16 с входами элементов 60 блока 8, показанных на фиг. 4. 35Работа устройства по фиг.поясняется временной диаграммой изображенной на фиг, б, где С 1-С 4 - синхросигналы первого-четвертого тактов, .поступающие по входам 36 тактового ф 0 питания; 1 - сигналы на 1-й управляющей шине; У - сигналы на выходах 1 блока по фиг.В режиме выборки устройство находится при 111 и 1 = тО 45и И Э 5(цикл Т , фиг. 6). Сигналом П = С 1 код Х , поступающий по адресной шине 32, записывается в регистры 2 и 3, в результате коды на их выходах принимают значения: 50У 1;п,1= Х 1;пД;т 1:п, - "Х и +1:и + пД где тт и п - разрядность адресаячейки памяти и адреса байта.Во втором такте сигналом П э считы вается ячейка памяти накопителя по адресу Х = Уг . С момента установления строба Б 4 на вторых управляющих4 г ш и Зш с адресами соответственно Х6 = 00 и ХО. При Е " 1 в ячейке располагается четыре слова разрядностью тп с адресами Х = ОО, Х, = 01, 5 Х 10, Х = 11,Таким образом, в этом примере на входах блока 16 возможно 9 различных кодовых комбинаций и им соответствуют следующие комбинации на выходах О блока 18:Код на входах де"шифратора 16Хь Хгт О Х г 500 0001 00 входах во втором такте и до момента окончания сигналов на первых управляющих входах усилителей 5 и 6 считывания, т.е. до конца третьего такта (сигналы Б 4 нчерез элементы ИЖ 20), на выходах 46 усилителей считывания присутствуют сигналы, соответствующие содержимому выбранной ячейки. Указатель формата Е(Х) из ячейки по адресу ХА поступает на входьт 24 дешифратора 6, на других входах 25 которого присутствует адрес байта Х 1У . С момента установления на выходе дешифратора 16 сигналов, соответствующих кодам Х и Е(Х), шифратором 18 формируется маска, сиг калы которой через инверторы 2 поступают на входы элементов И 11, открытые сигналом Б по своим вторым входам. В результате отпираются те группы элементов И 7, которые находятся в пределах формата выбираемого слова. Через элементы ИЛИ 5, одну из групп элементов И 56 блока 9, открытую сигналом с выхода дешифратора 17, и открытые сигналомэлементы И 1 О выбранное слово во втором такте поступает в младшие разряды числовой шины 30, где этот код удерживается до конца третьего такта. В начале третьего такта сигналом Ц все содержимое ячейки памяти накопителя через элементы ИЛИ 13 и 14 записывается в регистр 4. В четвертом такте сигналом (1 эта информация регенерируется в той же ячейке памяти накопителя. Таким образом, в течение третьего такта выбранное слово может быть воспринято другими устройствами, подключенными к числовой шине 30.Пусть, например, требуется выбрать4слово Х иэ ячейки, имеющей указатель формата Е = 01 (Фиг. 5). Это слово имеет разрядность два байта и адрес младшего байта Хв = 1 О, В ре- зультате считывания ячейки во втором такте на входах дешифратора 16 устанавливается код Х вХ = У оУ 0110. Согласно приведенйой таблице преобразования кодов иа выходе шифратора 18 устанавливает;я код У = 0011, а на выходах инверторов 21 - код Уг = 1100, т,е. сигналами с выходов элементов И 11 открываются две группы элементов И 7, соответствующие двум старшим байтам. Сигнал с выхода дешифратора 17 в соответствии с ад10 1 1251 ресом байта Х = 1 О поступает на тре 6тий из Управляющих входов 28 блока 19 (фиг. 3). Открываются элементы И 56 третьей группы, и два старших байта содержимого выбранной ячей ки с входов 27.1 и 27.2 блока 9 коммутируются на выходы 29.3 и 29.4 и далее в числовую шину 30.При П, - 1 и Ьз - Оз= 0 устроиство находится в режиме записи (цикл Тг, фиг. 6), Отличием этого режима от режима выборки является то, что в процессе записи необходимо обнулить те разряды выбранной ячейки, куда записывается слово, а содержи - мое остальных разрядов должно быть сохранено. Для этого сигналы, стробирующие входы усилителей 5 считывания, формируются элементами ИЛИ 20 под действием выходных сигналов шифрато ра 18, а сигнал О в при этом не формируется.В первом такте операции записи сигналом Б 0 адрес ячейки памяти и адрес байта записываются в регистры 2 и 3.Во втором такте считывается ячейка памяти накопителя по адресу Х =Уг сигналом Б 4, С момента установления сигнала Б 4 и до момента окон- ЗО чания сигнала 06 на выходах усилителей 6 присутствуют сигналы указателя формата 2(Хд), Так же, как и при считывании блоками 16 и 18, формируется маска, соответствующая коду 35 Х оХ - 1 Уз - 2(Х ) 0 Х, Сигналы маски с выходов элементов ИЛИ 20 поступают на первые управляющие входы усилителей 5 считывания. Это приводит к тому, что на входах регист ра 4 к началу третьего такта с выходов усилителей считывания через элементы ИЛИ 13 поступают сигналы только тех разрядов, содержимое которык остается неизменным. Разряды, в ко торые должно быть записано слово, таким образом, не стробируются, н на соответствующих выходах усилителей к началу третьего такта устанавливается нулевой сигнал. 50Одновременно с выходов,инверто- ров 21 проинвентированные сигналы шифратора поступают на входы элементов И 2, открытые по своим вторым входам сигналом О , Выходные сигналы 55 элементов И 12 отпирают те группы элементов И 8, которые находятся в пределах формата записываемого слова. 75 8Записываемсе слово из младших разрядов числовой шины 30 через открытые сигналом П 9 элементы И 9, однуиз групп элементов И 56 коммутатора 19, открытую сигналом с выхода дешифратора 17, открытые элементы И 8и элементы ИЛИ 13 поступает на входырегистра 4. Указатель формата с выходов усилителей 6 через элементы ИЛИ 14поступает на входы регистра 4 так же,как и в режиме считывания.В третьем такте вся информация, подлежащая записи в накопитель, сигналом П записывается в регистр 4,В четвертом такте сигналом П содер 4 Фжимое регистра 4 переписывается вячейку памяти накопителя по адресуХя УгПусть, например, требуется записать новую информацию в позиции слова Х т.е. в два старших байта ячейки с указателем формата 2 = 01(фиг. 5). Это слово имеет адрес младшего байта Хв = О. В результатесчитывания ячейки по адресу ХА вовтором такте на входах дешифратора бустанавливается код Хг 4 оХ = УбоУ30110, на выходах шифратора 18 код У,ц = 0011 и на выходах инверторов 21 - код Уг, = 1100. Это значит, что единичные сигналы присутствуют на первых стробирующих входах тех усилителей 5, которые соответствуют .двум младших байтам, т,е. слову х из той же ячейки, и слово х поступа- ю ет на входы регистра 4. Кроме того, сигналами Уг, = 100 открываются те элементы И 8, которые соответствуют двум старшим байтам.Сигналом с выхода дешифратора 17 в соответствии с адресом байта Хз10 открывается третья группа элементов И 56 блока 19 (фиг. 3). Слово, из двух младших байтов числовой шины, поступающее в режиме записи на входы 27.1 и 27.2, коммутируется на выходы 29.3 и 29.4 блока 19, т.е. со сдвигом влево, Через открытые элементы И 8 и элементы ИЛИ 13 слово х поступает на входы регистра 4. В третьем такте вся информация с выходов элементов ИЛИ 14 и 13 записывается в регистр 4, На его выходах формируется код У = 2(Х) о х ох, кои о торый и записывается в ячейку накопителя по адресу Х. Таким образом, в результате выполнения операции записи в два старших байта выбранной9 125 ячейки записывается новое слово х а содержимое остальных разрядов не изменяется. В рассмотренных режимах значение указателя Формата Е оставалось неизменным, 5При 3 А = Оу = 0 и 1 =устроиство находится в режиме начального заполнения, Предполагается, что запись указателя формата осуществляется однократно перед началом решения 10 задачи одновременно с записью в память программы и исходных данных. На фиг. 6 (цикл Т, ) приведен пример за-писи информации за один цикл во все разряды ячейки. В первом такте цикла 15 Т производится запись адреса ячейкй Х в регистр 2 и адреса байта в регистр 3 сигналом 110 . При этом должно быть Х = Х п+1:и, + п,= О, чем обеспечивается обнуление регистра 3 20 (У "- О). При этом 1 з = 046 = О. Так как Уэ = 0 и 11 = О, то на входах дешифратора 16 в течение цикла Тз присутствуют нулевые сигналы, т.е. для примера по Фиг, 4 и 5 код Х оХ0000, что согласно приведенной таблице преобразования кодов блоками 16 и 18 обеспечивает на выходе шифратора 18 формирование. кода У, = = 0000, Это, в свою очередь, опреде ляет значения сигналов на выходах элементов 20 и 21 соответственно У = О2 о И У,=Отсутствие сигналов на первых управляющих входах усилителей 5 и 6 считывания обеспечивает нулевое значения сигналов на их выходах, т,е. считанная из ячейки информация не регенерируется. Одновременно сигналами П и 11 открываются элементы И 9, 4 О 12 и 22, Так как У, = 1, то все элементы И 8 также открыты. Так как УаХ = 00, то сигналом с выхода дешифратора 17 открывается первая группа элементов И 56 коммутатора 19 (фиг. 3), предназначенная для коммутации Кш разрядов без сдвига. Сигналы иэ числовой магистрали через открытые элементы И 9, элементы ИЛИ 15, коммутатор 19, открытые элементы И 8 50 и элементы ИЛИ 13 поступают на входы регистра 4, С входа 31 через открытые элементы И 22 и элементы ИЛИ 14 сигналы нового значения указателя Формата поступают на входы регистра 4, В 55 третьем такте эта информация записывается в регистр 4 сигналом О,н, а в четвертом такте сигналом 1 информаОция переписывается в ячейку памяти накопителя по адресу Х = У . На этом цикл начального заполнения заканчивается.формула изобретенияЗапоминающее устройство, содержащее накопитель, регистр адреса ячейки памяти, регистр адреса байта, регистр записи, К+ групп усилителей считывания, где К - число байтов в ячейке памяти накопителя, по К групп элементов И считывания, записи, входных и выходных, элементы И маскирования считывания, элементы И маскирования записи,К+1 групп элементовИЛИ эапкси К групп элементов ИЛИ записи,К групп элементов ИЛИ коммутации, первый и , второй дешифраторы, шифратор, коммутатор и блок синхронизация, причем выходы регистров адреса ячейки памяти и записи подключены соответственно к адресным и числовым входам накопителя, выходы которого подключены к информационным входам соотретствующих усилителей считывания, выходы которых подключены к первым хвходам соответствующих элементов ИЛИ записи, выходы которых подключены к информационным входам регистра записи, вторые входы элементов ИЛИ записи с первой по К-ю групп соединены с выходами соответствующих элементов И записи, выходы усилителей считывания с первой по К-ю групп подключены к первым входам соответствующих элементов И считывания, первые входы входных и выходы выходных элементов И являются числовыми входами-выходами устройства, информационные входы коммутатора соединены с выходами соответствующих элементов ИЛИ коммутации, выходы коммутатора соединены с первыми входами соответствующих элементов И записи, первые входы элементов ИЛИ коммутации соединены с выходами соответствующих входных элементов И, выходы первого дешифратора подключены к входам шифратора, управляющие входы коммутатора соединеныс, выходами второго дешифратора, входы которого подключены к выходам регистра адреса байта, первые входыэлементов И маскирования считыванияи вторые входы выходных элементов Исоединены с первым выходом блокасинхронизации, первые входы элемен 1251175тов И маскирования записи и вторыевходы входных элементов И соединеныс вторым выходом блока синхронизации,управляющие входы регистра адресаячейки памяти и регистра адреса байта соединены с третьим выходом блока синхронизации, управляющие входырегистра записи и первого дешифратора соединены соответственно с четвертым и пятым выходами блока синхрони.зации, первый и второй управляющиевходы накопителя соединены с шестыми седьмым выходами блока синхронизации, входы регистра адреса ячейкипамяти и регистра адреса байта являются адресными входами устройства,первый, второй, третий входы и группавходов блока синхронизации являютсясоответственно входами выборки, записи, заполнения и тактовыми входами 20устройства, о т л и ч а ю щ е е с ятем, что, с целью упрощения устрой"ства, оно содержит элементы ИЛИ стробирования, инверторы и элементы И начального заполнения, выходы усилителей считывания (К+1)-й группы подключены к входам первой группы первого дешифратора, к входам второйгруппы которого подключены выходырегистра адреса байта, выходы шифратора подключены к входам соответствующих инверторов и к первым входамсоответствующих элементов ИЛИ стробирования, вторые входы которых соединены с первым выходом блока синхронизации, выходы инверторов подключены к вторым входам соответствующих элементов И маскирования считывания и маскирования записи, выходы которых подключены к вторым входам элементов И считывания и записи соответствующих групп, вторые входы эле" ментов ИЛИ коммутации с первого по Кш-й, где ш - разрядность байта, соединены с выходами элементов И считывания с Кш - го по первый, выходы коммутатора с первого по Кш-й соединены с вторыми входами выходных элементов И с Кш-го по первый, первые входы элементов И начального заполнения являются соответствующими входами начального заполнения устройства, вторые входы соединены с восьмым выходом блока синхронизации,а выходы подключены к вторым входам (К+1)-й группы элементов ИЛИ записи, первые управляющие входы усилителей считывания с первой по К-ю групп соединены с выходом соответствующего элемента ИЛИ стробирования, первые управляющие входы (К+)-й группы усилителей считывания соединены с девятым выходом блока синхронизации, вторые управляющие входы усилителей считывания соединены с десятым выходом блока синхронизации.