Интегрирующее устройство (его варианты)

СООЗ СОНЕТСНИХСОЦИАЛИСТИЧЕСНИ ХРЕСПУБЛИН 1504 С Об Р 7/6 ЕПЬСТ ТОРСНОУУ Св рая групЬ+1)-гоключена лока выч одключен реобразо лючен к 2. Ин ержащееединеныных вхоппой вхоуппь пы соедивыход ему УДАРСТВЕННЫЙ НОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(56) Авторское свидетельство СССР В 900300, кл. С 06 Р 7/64, 1980.Бортовая вычислительная машина (вычислитель) "Аппаратура А: Руководство по технической эксплуатации. ПО "Радиоприбор", - Казань, 1979.(57) 1, Интегрирующее устройство, содержащее цифровой .интегратор и группу из п регистров, о т л и ч а ю щ е е с я тем, что, с целью его упрощения и повышения помехозащищенности, в него введены коммутатор,преобразователь код - частота, распределитель импульсов, блок вычисления медианного значения, группы из (0+1) блока сравнения и элемент ИЛИ, причем вход цифрового интегратора соединен с входом устройства, выходы цифрового интегратора соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входами регистров группы, выходы х-го (д=,и) регистра группы соединены с -группой входов блока вычисления медианного значения, выходы которого с с второй группой информацио дов коммутатора и первой гр дов каждого блока сравнения выходы блоков сравнения груп нены с входами элемента ИЛИ которого подключен к управл входу коммутатора, выход преобразователя код - частота соединен с входом распределителя импульсов, -й(=1,п) выход которого соединен ссинхронизирующим входом -го регистра группы, выходы которого соединеныс второй группой информационных входов д-го блока сравнения группы, вто а информационных входов блока сравнения группы подвыходам коммутатора, выход исления медианного значения ы к выходам устройства, вйод вателя код - частота подвходу устройства.егрирующее устройство, социфровой интегратор и групегистров, о т л и ч а ю щ е ем, что, с целью его упроще ния иповьшения помехозащищенности, внего введены распределитель импульсовпреобразователь двоичного кода в кодГрея, коммутатор, группа из в мажоритарных элементов, И групп элементов равнозначности, группа из п пороговых элементов, преобразователькоц - частота и элемент ИЛИ, причемвход цифрового интегратора подключен к входу устройства, а выходы цифрового интегратора подключены к входам преобразователя двоичного кодав код Грея, выходы которого соединены с первой группой информационныхвходов коммутатора, выходы которого соединены с информационнымивходами регистров группы, выходы,1-х (З=1,в) разрядов которых подключены к входам 1-го мажоритарногоэлемента группы, выходы которых соединены с второй группой информационг 33 Н Х Ь 7 Составитель А. ЧеканоТехред Л,Олейник кто ин ектор М. Демчи Т Подписное/5 Производственно-полиграфическое предприятие, г,д, ул. Проект Заказ 2771/50 ВНИИПИ Гасу по деламственного ко обретений и Ж, Раушск 671итета СССРткрытийя наб. д.1233147 ных входов коммутатора, выходамиустройства и первыми входами элементов равнозначности х-й (1.=1,ь ) группы, вторые входы которых подключенык выходам -го регистра группы авыходы элементов равнозначности 1-й(1-1,п) группы соединены с входамиь-го порогового элемента группы, выходы пороговых элементов группы сое 1Изобретение относится к вычислительным устройствам для обработкинепрерывно меняющихся данных и может быть использовано, например, дляинтегрирования ускорения и скоростив навигационных системах подвижныхобъектов,Известны цифровые интеграторы,использующие принципы электроннойвычислительной техники (включая использование ЗВМ, микропроцессорови т.д.) и позволяющие производитьточные вычисления при относительнонебольших аппаратных затратах.Однако они чувствительны к кратковременным помехам (например, сбоям внешних схем, вспышкам ошибок,временным перерь.вам питания и т.д,). В известных интеграторах для уменьшения влияния этого недостатка применяют запись результатов интегрирования в память с энергонезависимьм хранением информации, причем для повышения надежности ячейки с одним и тем же содержанием могут резервироваться (дублироваться). Такие интеграторы сохраняют информацию при отключении питания, но они остаются чувствительны к вспышкам ошибокНаиболее близким к предлагаемому по технической сущности является интегратор бортового навигационного вычислителя А, содержащий интегратор, цифровой Фильтр, блок памяти и блок сравнения, причем вход устрой ства подключен к входу интегратора, выходы которого подключены к входам цифрового Фильтра, выходы которого соединены с входами блока сравнения, выходы которого подключены к выходам устройства. динены с входами элемента ИЛИ, выходкоторого подключен к управляюшемувходу коммутатора, вход устройстваподключен к входу преобразователякод - частота, выход которого соединен с входом распределителя импульсов, 1-й (1"-1,и) выход которогосоединен с синхронизирующим входом1-го регистра группы. В этом интеграторе цифровое вычислительное устройство выполняетнепосредственно операцию интегрирования входных данных, в блок памяти 5 с энергонезависимым хранением информации заносятся результаты интегриро.вания Для повышения надежности хранения результатов интегрирования инФормация одного и того же значения 1 О может храниться в,трех разных ячейках памяти, При считывании осуществляется сравнение этих трех ячееки в случае обнаружения ошибки информация дефектной ячейки исключается.15 Описанная структура, реализующаяпринцип резервирования, позволяетуменьшить влияние отказов лишь самого устройства памяти, но не предотвращает ошибок от воздействия вспы О шек внешних помех, сбоев схем управления, крастковременных перерывовпитания и т.д.Для повышения надежности хранениярезультатов интегрирования в вычисли теле Адополнительно производится цифровая Фильтрация, заключающаяся в оценке результатов интегрирования перед их занесением в память. Приэтом Фильтрация и хранение информаЗб ции осуи.,есгвляются различными устройствами. Такое построение имеетопределенные недостатки. Оно требуетдополнительных аппаратных, а такжегременных затрат, т.е. приводит кусложнению аппаратуры и снижает еепроизводительность. Кроме того, устройство цифровой Фильтрации подвержено сбоям и ошибкам от влияния внеш.них Факторов,Цель изобретения - упрощение устроиства путем совмещения Функцийхранения и Фильтрации информации в3. 1 одном в том же устройстве памяти, а также повышение помехозашищенности.Для достижения этой цели в интегрируюшее устройство, содержащее цифровой интегратор и группы из П регистров, введены коммутатор, преобразователь код - частота, распредели тель импульсов, блок вычисления медианного значения, группы из (п+1) блока сравнения и элемент ИЛИ, причем вход цифрового интегратора соединен с входом устройства, выходы цифрового интегратора соединены с первой группой информационных входов коммутатора,. выходы которогосоединены с информационными входами регистров группы, выходы 1. - го (д=1,О) регистра группы соединены с -й группой входов блока вычисления медиан- ного значения, выходы которого соеди иены с второй группой информационных входов коммутатора и первой группой входов каждого блока сравнения групп, выходы блоков сравнения группы соединены с входами элемента ИЛИ, выход которого подключен к управляющему входу коммутатора, выход преобразователя код - частота соединен с входом распределителя импульсов, -й (1.=1,п) выход которого соединен с синхронизирующим входом -го регистра группы, выходы которого сое. динены с второй группой информационных входов -го блока сравнения груп. пы, вторая группа информационных входов (и+1)-го блока сравнения группы подключена к выходам коммутатора, выходы блока вычисления медианного значения подключены к выходам устройства, вход преобразователя код - частота подключен к входу устройства,В устройство по второму варианту введены распределитель импульсов, преобразователь двоичного кода в код Грея, коммутатор, группа из в мажоритарных элементов, И групп элементов равнозначности, группа из и пороговых элементов, преобразователь код - частота и элемент ИЛИ, причем вход цифрового интегратора соединен с вхоцом устройства, а выходы цифрового интегратора подключены к входам преобразователя двоичного кода в код Грея, выходы которого соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входами регистров группы, выходы )-х (1-1,М) разрядов которых подключены к входам 233147 41-го мажоритарного элемента группы,выходы которых соединены с второйгруппой информационных входов комму-татора, выходами устройства и пер 5выми входами элементов равнозначности 1.-й (з.=1,о) группы, вторые входыкоторых подключены к выходам т-горегистра группы, а выходы элементовравнозначности -й (=1,ь ) группы 1 р соединены с входами д-го пороговогоэлемента группы, выходы пороговыхэлементов группы соединены с входамиэлемента ИЛИ, выход которого подключен к управляющему входу кдммутатора,вход устройства подключен к входупреобразователя код - частота, выходкоторого соединен с входом распределителя импульсов, -й (1.=1,ь) выходкоторого соединен с синхронизирую щим входом -го регистра группы,На фиг, 1 показана структурнаясхема устройства, интегрирующего вдвоичном коде; на фиг. 2 - структурная схема устройства, интегрирующегов коде Грея; на фиг. 3-5 - графикипроцесса фильтрации информации; нафиг. 6 и 7 - примеры структуры блокаинтегрирования; на фиг8 - примерструктуры блока вычисления среднего ЗОзначения.Для вычислений в двоичном кодеустройство (фиг. 1) содержит блок 1интегрирования, группу из и регистров 2, блок 3 вычисления медианногозначения, распределитель 4 импуль сов, группу 5 блоков сравнения, коммутатор 6, элемент ИЛИ 7.Для вычислений в коде Грея устройство (фиг. 2) содержит блок 1 интегрирования, группу из я регистров 2, 40группу мажоритарных элементов 3, распределитель 4 импульсов, блок 5 сравнения, коммутатор 6 элемент ИЛИ 7,группу элементов 8 равнозначности,группу пороговых элементов 9 и пре образователь 10 двоичного кода в кодГрея.Блок 1 интегрирования (фиг, 6)содержит интегратор 11 и преобразователь 12 код - частота. Блок 1(фиг. 7) содержит два счетчика 13 и14. Блок 3 вычисления медианного зна-чения содержит узлы 15 сравнения,дешифратор 16 и коммутатор 17. 55 Структура интегратора 11 представлена на фиг. 6 (первый вариант). Интегратор 1 может быть любого типа.Наиболее простой и распространеннойформой интегратора приращений является обычный реверсивный счетчик.Требования к точности работы преобразователя невысоки, так как период следования выходных импульсов ), связан с входной величиной Хслабым условием, имеющим только одностороннее ограничение. Усреднение)величины Х (с) обычно осуществляется в самом преобразователе.Наиболее экономичным и рациональным в навигационных системах является применение интегратора в виде счетчика приращений, когда входная величина Х(Т) задается времяимпульсным кодом (интервал между импульсамиай- г - . В этом случае преобраХ(Е)зователь Х (1)/Р представляет собой простой делитель частоты. Нафиг. 7 показан пример реализации такого интегратора с дополнительным выходомна двух счетчиках 13 и 14. Реверссивный счетчик 13 выполняет роль обычного интегратора. Счетчик 14 является делителем и осуществляет усреднение входной величины Х (1:) . Интервал между выходными импульсами этого счетчикаЗО) 2 а7 82Х (й)где 8 и Х - усредненные значениясоответствующих величин,Интервал усреднения опрецеляется коэффициентом деления, который под 35 бирается, исходя из условияаа) К.ХМог1 оя (2) )Ог аМгде Ь, - вес младшего разряда хранимой в памяти информации. И+1М =ь 452Б - число регистров .2 памяти.Приведенные на фиг. 6 и 7 структуры реализуют импульсный выход с частотой, пропорциональной срецнему значению Х (с) . В ряде случаев оказыва 5 Оется достаточным более простое ограничение по максимальному значениюХ)с,ксь которое не меняется в течение всего процесса работы устройства, Величина с =) при этом является постоянной. Последнее условие применимо в навигационных вычислителях подвижных объектов, где значение Х и )определяются максималь)ИД КСной скоростью движения этих объектов11и являются таким образом сменнымиконстантами вычислителя, Переход отоцного значения )к другому приустановке вычислителя на различныхобъектах осуществляется простой коммутацией.Практически все способы основанына транспозиции и образовании вариационного ряца и отличаются лищь процедурами,Одна из возможных структур блока3 вычисления медианы на комбинационном принципе показана на фиг. 8.Блок содержит узлы 15 сравнения(Ху)ь дешифратор 16 (СР) и коммутатор 17. Входы узлов 15 сравнения попарно подключены к выходам регистров2 (фиг, 1), а выходы узлов 15 соединены с входами дешифратора 16. Выходыдешифратора 16 подключены к управляющим входам коммутатора 17, а егоинформационные входы соединены с соответствующими выходами регистров 2,Блок работает следующим образом.Узлы 15 сравнения образуют признаки транспозиции различных парзначений Х и Х , по совокупностиэтих признаков дешифратор 16 формирует позиционный код, соответствующий индексу медианного значенияХ , =Х,. По этому сигналу через коммутатор 17 соответствующая величинаХ поступает на выход блока,Например, при И=5 для последовательности Х (6,5,4,2,8) имеемХХ, Х = 1г )ггХ Х1ХХ,. Х ОЭта комбинация признаков (1111110)соответствует вариационному ряду(24 ь 5,6 ь 8) и второму индексу медианы Х ,1=Х = 5. Следовательно, навыходе второгоканала дешифратора 16появляетсл "игяал 1 иь который повторому каналу коммутатора 17 пропускает код Х =5 на выход блока.гИнтегрирующее устройство по первому варианту работает следующим образом,Тактовые импульсы с выхода блока 1поступают на вход распределителя 4с интервалом времени ) ь обратно про 1233147порциональному максимальному илисреднему текущему значению интегри - /руемой величины ХС выходов распределителя 4 импуль.сы разрешения записи последовательнопоступают на исполнительные входы Срегистраторов РБ 1, РЯ 2 ИХ ипоочередно заносят в них текущиезначения результатов цифрового интегрирования, образующие последовательностьх Х(с,), Х(с,+г),Х(с, +и) -3. (3)Считывание информации производитсяодновременно со всех регистров 2,Величины (3) поступают с выходоврегистров 2 на блок 3, который определяет медиану последовательности Х(при отсутствии ошибок в результатахцифрового интегрирования Х(с) иисправности всех регистров 2 иллюстрируется графиками, показанными нафиг. 3, где линия Х(с;) соответствует дискретизированной последовательности (см. формулу (3), а линияХ е,1(С;) - последовательности медианных значений на выходе рассматриваемой системы,Как видно из графиков, в этом случае передача информации сопровождается запаздыванием(5)50 М ХМаксимальная погрешность выходнойинформации от запаздывания не превышает дискреты Ь а общая погрешность интегрирующего устройства отдискретизации непрерывной величиныХ(с) и запаздывания не превьппает2 Ь,.При неисправности одного из регистров 2 функционирование системыпроисходит с дополнительной задержкойравной с, Передача неискаженной информации осуществляется также приотказе пМрегистров 2, однакопри этом возрастает дополнительнаязадержкас, ь -- и, (6)Если на систему воздействуют внутренние или внешние помехи, приводящиек ошибке интегрирования, в устройстве осуществляется фильтрация информации е При однократной ошибке искаженноезначение информации Х (С; ) заноситсяк один (очередной по выбору распределителя 4) из регистров 2 памяти.Если Х"(с; ) и Х(с;) принадлежат одному и тому же подмножеству Х, илиХе, то, как это следует из выражения.(4), значение Х 1(С) не меняется.Если же Х(с;) переходит в другое подмножество, то может происходить искажение медианы, причем независимоот величины ошибки ЬХ(С,)=Х(С )- Х (с ) возникающая дополнительнаяпогрешность результата также не превышает дискреты Ь, что непосредственно следует из условий (1) и (4)Это важнейшее обстоятельство является основой эффективной фильтрации ошибок,Если на систему действует вспьппкапомех (ошибок) длиной ГМ, тодополнительная погрешностьЬЕ(Г М) = Ь (7)и передача информации осуществляетсяд 5 также, как при однократной ошибке.Работа устройства в этом случаеиллюстрируется графиками на фиг, 4,При длине вспышки помехшмедиана может претерпевать скачок ипринимать произвольные значения,т.е. фильтрующие свойства устройствапо первому варианту могут теряться.Этот процесс иллюстрируется фиг, 5,где штриховая линия Х 1 9,;) иэображает медиану, претерпевающую скачокпри Г=М.Сохранение фильтрующих свойствпри Е М в устройстве достигается засчет введения корректирующего контура, содержащего блоки 5 и коммута 40 торНа информационные входы П каналовблоков 5 поступают хранимые во всехрегистрах 2 значения Х(с;), предшествующие текушему моменту С, на опор 45ные входы О, блоков 5 поступает меди.анное значение Х (с,).аедВ процессе работы устройства компаратор проверяет условие/х(с; )-х (с,)1 ь,( )5 О где ь - допустимая погрешностьфильтрации. При выполнении условия (8) блок 5формирует сигнал исправности Я , ко торый по входу С, открывает первыйканал коммутатора 6 и разрешает занесение очередного текущего значения Х(С;) в выбранный регистр 2, 1233147При воздействии ошибки Х "(С ) условие (8) может нарушаться. При этом блок 5 формирует сигнал невязки п 1 в момент времени, соответствующий выбору регистра 2 с искаженной информацией Х (1,), Сигнал невязки закрывает по входу С, первый канал и открывает по входу С второй канал коммутатора б, через этот канал осуществляется коррекция выбранной ячейки, т.е. замена искаженной информации Х (г.;) медианным значением Х, 1,г.), При последовательном действии ошибок ряд регистров 2 оказывается заполненным одним и тем же значением Х (Е)Таким образом, благодаря коррекции результат мажоритирования не меняется при любой длине вспышки ошибок, и искажение выходной информации заключается только в росте дополнительной погрешности, которая в этом случае определяется выражением1+Ма 0 (Кз М)- Ь . (9)МПроцесс фильтрации информации при С 3 М в устройстве по второму варианту иллюстрируется фиг. 5, где сплошной жирной линией показано значение Х =(1 ) при работе контура коррек)ЦИИДля нормального Функционирования устройства порог компаратора должен превьддать погрешность запаздывания и может быть выбран с учетом соотно- шения(1 О)При передаче неискаженной информации и повышении неравенства по крайней мере в М 11/2 регистрах памяти хранится одинаковая информация и мажоритирование (4) может реализоваться поразрядно на обычной пороговой схеме (М) т.е. Х1 совпадает со значением Х(1;) на большинстве входов мажоритированного органа. Если же имеют место искажения, то в регистрах 2 могут оказаться занесенными разные значения Х(г.;), причем ни одно их них не представлено в абсолютном большинстве регистров.При этом поразряное аппаратное мажоритирование информации в произвольном коде и, в частности, в наиболее распространенном натуральном двоичном коде становится невозможным и требует применения преимущественно алгоритмических методов или 5 10 15 20 2 с;30 35 40 сложной структуры мажоритарного органа,Занесение искаженной информацииК (1:; ) с выходов блока 1 в регистры2 памяти предотвращается тем, чтоинформационный вход В одного изканалов блоков 5 соединен с выходом,мультиплексора б (показано нафиг. 1штриховыми линиями) . При этом в случае ошибок, возникающих в интеграторе 1, формируется сигнал невязки в,первый канал мультиплексора закрывается, а второй открывается и вочередной выбранный регистр 2 вместо искаженного значения Х (е) заносится медиана Х 1.Однако в этом случае применениепоразрядного мажоритиронания возможно только при отсутствии сбоев (искажения) в самих регистрах 2 памяти,Радикальное упрощение мажоритарногооргана, а также компаратора достигается в устройстве по второму варианту путем пведения преобразователя вциклический код, например двоичногокода в коц Грея (Ъ/8) .Два неискаженных последователь -ных и разрядных значения для этогокода Х и Х, отличаются только в одном разря,це.; т,е й -1 разряд у ниходинаков. При поразрядном мажоритировании с помощью пороговых схем(М) результат совпадает с тем значением Х, которое представлено вбольшинстве регистров 2. Если искажению подвергается информация, занесенная и хранимая в одном их регистров, принадлежащих к меньд 1 ипствуто резульдаты мажоритирования не меняются и дополнительное искажениемедианы не происходит, Если же искажение возникает в регистре, принадИлежащем большинству (- ) возни 2 ка.ет дополинтельная погрешность меди. аны, которая, однако, не превьпдает дискре.ыДействительно, при соблюдении неравенства (1) в наихуддем случае информация Х, хранится в Мрегистре 2, а информация Х 2 - в М регистрах 2, при этом Х = Х , 3 резульед2 тате однократной ошибки значения Х, и Х оказываются в равном числе (М) регистров 2, а в одном из регистров 2 находится искаженная информация Х. Однако, так как из и разрядсв в Хи Х, и -1 разряд совпадает, то они при поразрядном мажо ритировании сохраняются неискаженными независимо от значения Х. Что жекасается разряда, различного для чисел Х, и Х.2, то в искаженном значении Х этот разряд совпадет с одно.именным разрядом либо в Х либо вХ. В первом случае Х =Х, и дополнительная погрешность медианы непревышает ь,во втором случаеХ =Х и искажений медианы не происвеД 2ходит.В .силу описанного свойства в устройстве по второму варианту блок 3выполнен в виде совокупности схемпоразрядного мажоритирования (М),как это показано на фиг. 2,Кроме того, каждый канал компаратора в этом устройстве выполнен в виде поразрядных элементов 8 равнозначности и пороговых элементов 9, выходы всех каналов компаратора объединены элементом ИЛИ 7,При заданном пороге компарированияЬ число допустимых несовпадений оп -ределяется выражениемт (11)аЕсли число несовпадений на выходелюбой иэ схем равнозначности превышает К, то анализатор выдает сигнална вход элемента ИЛИ 7, который формирует сигнал невязки ъ. При использовании последовательного кода группа элементов 9 может быть замененана счетчик с предварительной установкой или с обратной связью,Описанный .компаратор в устройстве по второму варианту выявляет не все случаи ошибок, т.е. нарушения условия (8), так как кроме двух последовательных значений кода Грея в одном разряде различаются и некоторые другие значения этого кода. Однако число необнаруженных ошибок оказывается весьма малым. При и разрядном коде для значения Хсушествует два соседних значения Х ,и Х а также идругих значений, отличающихся 233147 12в первом разряде, Таким образом, вероятность обнаружения ошибки равнап Р =(12)и 2 вНапример, при я =12 вероятностьобнаружения ошибки равна Р = 99,87.Предлагаемое устройство по сравнению с известными обеспечивает рядпреимуществ, главными иэ которых являются следующие:совмещение функций хранения ифильтрации в одном устройстве памяти позволяет упростить аппаратуру,так как на цифровое вычислительноеустройство возлагается только функция интегрирования, по этой причинецифровое вычислительное устройствоможет быть выполнено, например, ввиде счетчика приращений;нелинейная фильтрация результатовинтегрирования по критерию максимальной априорной скорости измененияданных с йомощью мажоритарного орга -на обеспечивает малое время запаздывания при передаче информации ибыстрое ее восстановление после воздействия вспышек ошибок, а такжеконсервативность системы (неизменность состояния) во время вспышеклюбой длины;погрешность результата фильтрапии не зависит от величины ошибоквходных данных;устройство обладает повышенной ус.тойчивостью к внутренним сбоям схем управления и частичным отказам памяти;выполнение операций мажоритирования и компарирования в коде Грея позволяет упростить аппаратурную реализацию узлов устройства, особенно при последовательной передаче информации.Указанные преимущества обеспечивают существенное расширение области 45применения интегрирующего устройства например, в составе бортовых вычисли- .тельных комплексов, где требуется высокая надежность интегрирования.ЮГГ тР уф 4 г 3 П 3+/аи 1 ю ю 31