Устройство для сравнения двоичных чисел

Оп ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СфветсиимкСоциалистическихРеспублик(51)М. Кл. 6 06 Р 7(04 ввуаарстеенный кемнтет СС С.Р ао делам изобретений н открытийДата опубликования описания 15.08.82(54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ1Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых системах контроля и управления, работающих в реальном масштабе времени, в вычи лительных системах коллективного пользования.Известно устройство для сравнения двоичных чисел с допусками, содержащее двоичный счет. чик, блок памяти, блок сравнения, элементы И, инвертор формирователь импульсов, триггеры,Сравнения двоичного числа с нижним и верхним допусками и выдача сигналов "Меньше", "Больше", "Норма" осуществляется с помощью блока сравнения, на который последовательно подаются значения нижней и верхней границ допуска, а также текущее значение контролируемой величины 11.Недостатком этого устройства является его низкое быстродействие и сложность.Наиболее близким техническим решением к предлагаемому является устройство. для сравнения двоичных чисел, содержащее накапливающие сумматоры, элементы задержки, группы элементов И, ИЛИ, регистр, прямце выходы которого соединены с первыми входами пер 2вой, второй, третьей и четвертой групп элементов И, а его инверсные выходы - с первыми входами пятой группы элементов И, вторые входы которых соединены с шиной сброса устройства и входом первого элемента задержки, а их выходы соединены с первыми входами группы элементов ИЛИ, другие входы кото. рых соединены с выходами четвертой группы элементов И, а ее выходы соединены с первыми группами входов первого и второго накапливающих сумматоров, другие входы которых соединены соответственно с шинами ввода верх. него ц нижнего допусков, прямой выход знакового триггера первого сумматора соединен с вторыми входами первой группы элементов И,.выходы которых соединены с первой выходной шиной устройства, а его инверсный выход соединен с первым входом шестого элемента И, другой вход которого соединен с прямым выходом знакового триггера второго сумматора, а его инверсный выход - с вторыми входами третьей группы элементов И, выходы которых соединены с третьей выходной шиной устройства, выходы второй группы элементов3 95129И соединены с второй выходной шиной устройства, третьи входы первой, второй, третьейгрупп элементов И - с выходом первого элемента задержки и входом второго элементазадержки, выход которого соединен с другимивходами четвертой группы элементов И и свходом третьего элемента задержки, выходкоторого соединен с шиной сброса регистра,прямые входы которого соединены с входнойшиной устройства 23, О1Однако известное устройство осуществляетсортировку поступивших чисел по модулю, т, е.производит сравнение только положительныхчисел,Цель изобретения - расширение функциональных возможностей устройства за счет обес.печения допускового контроля алгебраическихчисел.Поставленная цель достигается, тем, что вустройство для сравнения двоичных чисел,содержащее накапливающие сумматоры, элементы задержки, группы элементов И, ИЛИ, ре.гистр, информационные входы которого соеди.иены с первой группой информационных входов устройства, а прямые и инверсные выходырегистра подключены к входам первой группывходов первой и второй групп элементов Исоответственно, выходы элементов И первойгруппы соединены с входами первой группывходов элементов ИЛИ первой и второй групп, ЗОвыходы элементов И второй группы подключены к входам второй группы входов элементовИЛИ первой и второй групп элементов ИЛИ,выходы элементов ИЛИ первой и второй группсоединены с установочными входами первого и Звторого накапливающих сумматоров соответственно, прямые выходы регистра подключенык входам первой группы входов элементов Итретьей, четвертой и пятой групп элементов И,вход запуска устройства подключен к управ рляющим входам элементов И второй группыи через первый элемент. задержки с первымиуправляющими входами элементов И третьей,четвертой и пятой групп, выход первого эле.мента задержки через второй элемент задержки 4подключен к управляющим входам элементовИ первой группы, выход второго элемента задержки через третий элемент задержки соединен с входом установки в нулевое состояниерегистра, вторая группа информационных входов устройства подключена к информационным входам первого накапливающего сумматора и первого триггера, третья группа информационных входов устройства соединена с информационными входами второго накапливающего сумматора и второго триггера, в неговведены два дешифратора, два элемента ИЛИи элемент ИЛИ - НЕ, причем инверсные выходыинформационных разрядов первого н второго накапливающих сумматоров соединены с входами первого и.второго элементов ИЛИ соответственно, выходы первого и второго элементов ИЛИ подключены к первым входампервого и второго дешифраторов соответствен.но, прямой и инверсный выходы знаковогоразряда оегистра соединены с вторым и третьим входами соответственно первого и второго дешнфраторов, прямой и инверсный выходызнаковых разрядов первого накапливающегосумматора подключен к четвертому и пятомувходам соответственно первого дешифратора,прямой и инверсный выходы знакового разрядавторого накапливающего сумматора соединеныс четвертым; и пятым входами соответственновторого дешифратора, прямой и инверсный вы.ходы первого триггера .подключены к шестомуи седьмому входам соответственно первого дешифратора, прямой и инверсный выходы второго триггера соединены с шестым и седьмымвходами соответственно второго дешифратора,выход первого дешифратора попключен к вто.рому управляющему входу элементов И первойгруппы и к первому входу элемента ИЛИ - НЕ,выход второго дешифратора соединен с вторыми управляющими входами элементов Ивторой группы и с вторым входом элементаИЛИ - НЕ, выход которого подключен к вто.рому управляющему входу элементов И третьей группы; в нем первый дешифратор состоит из трех элементов И, выходы каждогоиз которых соединены с входами элементаИЛИ., выход которого подключен к выходудешифратора, первый вход дешифратора сое.динен с первыми входами первого и второгоэлементов И, второй вход дешифратора подключен к второму входу первого элемента И,третий вход дешифратора соединен с первымвходом третьего элемента И и с вторым входом второго элемента И, четвертый вход дешифратора подключен к третьему входу вто.рого элемента И, пятый вход дешифраторасоединен с третьим входом первого элемента И,шестой вход дешифратора подключен к четвер.тому входу первого элемента И и к второму1входу третьего элемента И, седьмой вход дешифратора соединен с четвертым входом второго элемента И; в нем второй дешифраторсостоит из трех элементов И, выходы которогосоединены с входами элемента ИЛИ, выходкоторого подключен к выходу дешифратора,первый вход дешифратора соединен с первымивходами первого и второго элементов И, второй вход дешнфратора подключен к второмувходу второго элемента И и к первому входутретьего элемента И, третий вход дешифраторасоединен с вторым входом первого элементаИ, четвертый вход дешифратора подключен ктретьему входу второго элемента И, пятый20 вход дешифратора соединен с третьим входом первого элемента И, шестой вход дешифратора подключен к четвертому входу второго элемента И, седьмой вход дешифратора соединен с четвертым входом первого элемента И и с вторым входом третьего элемента И,На фиг, 1 приведена функциональная схема устройства; на фиг, 2 - схема первого дешифратора", а на фиг. 3 - схема второго дешифратор а. оУстройство содержит регистр 1, накапливающие сумматоры 2 и 3, группы элементов И 4 - .7, группы элементов ИЛИ 8 и 9, элемент ИЛИ - НЕ 10, элементы задержки 11 - 13, вход запуска устройства 14, информационные входы устройства 15 - 17, выходые шины устройства 18-20, элементы ИЛИ 21 и 22, триггеры 23 и 24, дешифраторы 25 и 26, группу элементов И 27, входы дешифраторов 28 - 39, дешифраторы содержат элементы И 40-42, элемент ИЛИ 43.Устройство работает .следующим образом.Значения нижнего и верхнего допусков с их знаками по информационным шинам 16 и 17 поступают в накапливающие сумматоры 2 и 25 3, а знаки допусков, кроме того, по этим же шинам записываются в триггеры знаков допусков 23 и 24. Сравниваемые числа по информационным шинамзаписываются в регистр 1, (Числа поступают в параллельном или по- зо следовательном коде в зависимости от типа источника сравниваемых чисел). Прямой код числа подается на информационные входы ,.групп элементов И 4, И 6, И 7, И 8, обратный код - на входы группы элементов И 5.После записи допусков и числа на шину 14 поступает сигнал управления, который подается на управляющие входы группы элементов И 5 и на вход элемента задержки 11. По этому сигналу содержимое регистра 1 в обратном коде через группу элементов И 5 и группу элементов ИЛИ 9 выдается на входы сумматоров нижнего 2 и верхнего 3 допусков. В сумматорах 2 и 3 получаются обратные коды сумм соответственно нижнего и верхнего допус ков со сравниваемым числом. Коды знаков сравниваемого числа, нижнего и верхнего пределов, сумм, результатов анализа сумматоров на нуль поступают на входы дешифраторов 25 и 26, В случае, когда число меньше нижнего50 допуска, сигнал появляется на выходе дешифратора 25 и поступает на управляющий вход группы элементов И 8, а когда сравниваемое число больше верхнего допуска, сигнал появляется на выходе дешифратора 26 и поступает на управляющий вход группьу элементов И 6.55 Если число равно одному из допусков илина.ходится в интервале между ними, на выходах дешифраторов сигналы отсутствуют, но появляется сигнал на выходе элемента ИЛИ - НЕ 10 и подготавливает к открыванию группу элементов И 7, Управляющий импульс, задержанный элементом задержки 1 на время переходных процессов в сумматоре и дешифраторе, поступа. ет на вход элемента задержки 12 и на упоав. ляющие входы групп элементов И б, И 7, И 8. По этому импульсу одна из групп элементов И 6, И 7, или И 8 открывается и на соответствующие выходные шины 18, 19 или 20 выдает. ся код сравниваемого числа. Импульс с выхода элемента задержки 12, задержанный на время выдачи кода числа на выходные шины, поступает на управляющие входы группы элементов И 4 и через группу элементов ИЛИ, 9 прямой код числа иэ регистра 1 выдается на сумматоры 2 и 3. В результате суммирования в сум. маторах восстанавливаются значения верхнего (в сумматоре 3) и нижнего (в сумматоре 2) допусков, Импульс с выхода элемента задержки 12 поступает также на вход элемента задержки 13 (время выдачи кодов в сумматоры), с выхода которого поступает на установочные входы регистра и устанавливает его в нулевое состояние. В последующем цикл повторяется.Таким образом, применение дополнительных элементов и функциональных связей в соответствии с формулой предложения позволяет расширить функциональные возможности уст. ройства. Предложенное устройство сравнивает двоичные числа, которые могут иметь разные знаки с положительным, отрицательным или разнознаковыми допусками.Формула изобретения1. Устройство для сравнения двоичных чисел, содержащее накапливающие сумматоры, элементы задержки, группы элементов И, ИЛИ, регистр, информационнные входы которого соединены с первой группой информационных входов устройства, а прямые и инверсные выходы регистра подключены ко входам первой группы входов первой и второй групп элементов И соответственно, выходы элементов И первой группы соединены со входами первой группы входов элементов ИЛИ первой и второй , групп, выходы элементов И второй группы подключены ко входам второй группы входов элементов ИЛИ первой и второй групп элементов ИЛИ, выходы элементов ИЛИ первой и второй групп соединены с установочными входами первого и второго накапливающих сумматоров соответственно, прямые выходы регистра подключены ко входам первой группы входов элементов И третьей, чствсртой и пятой групп элементов И, вход запуска устройства подключен к управляющим входам элементов ИВторой группы и через первый элемент задержки с первыми управляющими входами элементов И третьей, четвертой и пятой групп, выход первого элемента задержки через второй элемент задержки подключен к управляющим входам элементов И первой группь, выход второго элемента задержки через третий элемент задержки соединен со входом установки в нулевое состояние регистра, вторая группа информационныхвходов устройства подключена к информацион. 10 ным входам первого накапливающего сумматора и первого триггера, третья группа информационных входов устройства соединена с информаци. онными входами второго накапливающего сумматора и второго триггера, о т л и ч а ю щ е е - 15 с я тем, что, с целью расширения функциональных возможностей за счет обеспечения допускового сравнения алгебраических. чисел, в него введены два дешифратора, два элемента ИЛИ и элемент ИЛИ - НЕ, причем инверсные 20 выходы информационных разрядов первого и второго накапливающих сумматоров соединены со входами первого и второго элементов ИЛИ соответственно, выходы первого и второго элементов ИЛИ подключены к первым входам 25 первого и второго дешифраторов соответственно, прямой и инверсный выходы знакового разряда регистра соединены со вторым и третьим входами соответственно первого и второго дешифраторов, прямой и инверсный выходы ЗО знаковых разрядов первого накапливающего сумматора подключены к четвертому и пятому входам соответственно первого дешифратора, прямой и инверсный выходы знакового разряда второго накапливающего сумматора сое.35 динены с четвертым и пятым входами соответственно второго дешифратора, прямой и инверсный выходы первого триггера подключены к шестому и седьмому входам соответственно первого дешифратора, прямой и инверсный выходы второго триггера соединены с шестым и седьмым входами соответственно второго дешифратора, выход первого дешифратора подключен ко второму управляющему входу зле ментов И первой группы и к первому входу45 элемента ИЛИ - НЕ, выход второго дешифратора соединен со вторыми управляющими входами элементов И второй группы и со вторым входом элемента ИЛИ - НЕ, выход которого подключен ко вторым управляющим входамэлементов И третьей группы.2. Устройство по и, 1, о т л и ч а ю щ ее с я тем, что в нем первый дешифраторсостоит из трех элементов И, выходы каждогоиз которых соединены со входами элементаИЛИ, выход которого подклюЧен к выходудешифратора, первый вход дешифратора соединен с первыми входами первого и второгоэлементов И, второй вход дешифратора подключен ко второму входу первого элемента И,тертий вход дешифратора соединен с первымвходом третьего элемента И и со вторым входом второго элемента И, четвертый вход дешифратора подключен к третьему входу второго элемента И, пятый вход дешифратора соединен с третьим входом первого элемента И,шестой вход дешифратора подключен к четвертому входу первого элемента И и ко второму входу третьего элемента И, седьмой входдешифратора соединен с четвертым входом второго элемента И.3, Устройство по п, 2, о т л и ч а ю щ ее с я тем, что в нем второй дешифратор состоит из трех элементов И, выходы которыхсоединены со входами элемента ИЛИ, выходкоторого подключен к выходу дешифратсра,первый вход дешифратора соединен с первыми входами первого и второго элементов И,второй вход дешифратора подключен ко второму входу второго элемента И и к первомувходу третьего элемента И, третий вход дешифратора соединен со вторым входом первогоэлемента И, четвертый вход дешифратора подключен к третьему входу второго элемента И,пятый вход дешифратора соединен с третьимвходом первого элемента И, шестой входдешифратора подключен к четвертому входувторого элемента И, седьмой вход дешифратора соединен с четвертым входом первого элемента И и со вторым входом третьего элемента И,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР Иф 538358,кл, 6 08 Е 7/04, 1975,2. Авторское свидетельство СССР по заявке Ио 2801894/18 - 24, кл. 6 06 Е 7/04 (про.тотип) .