Устройство для регенерации информации в динамической памяти

(56) Вопр сер. ЭВТ,Патент кл. 340-1 ики адиоэлект14, 1976 У 3760379 1973. ен с вторымннадцатым вховходы элеменветственно к выседьмому выхоблока управления, ы третьего нены соответсти третьим выхоход третьего ен к входу орого соединерегистра адрдешифратора,ны с первымкоммутатора,подключены ктому и десятуправления,регистра адр а подклыходы ого и втор ходам ходы котороговосьмому, девям блокад третьегод второго другие в первому, му выход торой вх а и вых оответственни выходом ммутатора являютс ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗОБ(54)(57) УСТРОЙСТВО ДЛЯ РЕГЕНЕРАЦИИ ИНФОРМАЦИИ В ДИНАМИЧЕСКОЙ ПАМЯТИ, содержащее первый и второй регистры адреса, первый коммутатор, счетчик . адреса, блок сравнения, триггер, блок управления, первый вход которог соединен с первыми входами регистров адреса и счетчика адреса, входы с первого по девятый блока управления, второй вход второго регистра адреса и первый вход первого коммута тора являются входами устройства, второй вход первого коммутатора соед нен с выходом счетчика адреса и первым входом блока сравнения, второй вход которого подключен к выходу первого регистра адреса, третий и четвертый входы первого коммутатора соединены соответственно с первым и вторым выходами блока управления, выход первого коммутатора подключен к второму входу первого регистра ,адреса, третий выход блока управления соединен с третьими входами первого и второго регистров адреса,второй вход счетчика адреса подключенк четвертому выходу блока управления,пятый выход которого соединен с первым входом триггера, выход которогоподключен к десятому входу блокауправления, первый и шестой выходыкоторого и выходы первого и второгорегистров адреса являются выходамиустройства, о т л и ч а ю щ е е с ятем, что, с целью сокращения аппаратурных затрат устройства, в него введены третий регистр адреса, дешифратор, второй коммутатор, элемент И,выход которого соеди входом триггера и од дом блока управления та И подключены соот ходу блока сравнения ду и третьему вхолу первый и третий вход регистра адреса соед венно с первым входо дом блока управления дополнительными входоустройства1193729 Г 1 дХ 0 Ф Г (дУ 1/ Ьа 7 Р (ЮУ 6 дхаФФ (юУд Юх 0 ФХ (диФ/. дх 0 Фб (ваМ дход 7 (й/б/ дх 0 И (Ви 7( 5 ыа 01 лриггеад ЙП 00 ЭЯРИРНПЗй ИРВЫХ 03 Эттнпа ИОИ 18быУ 06 1 пф 0 ггфа 1 ЗЬьт 03 Лоноц Зайеио дхиИ (ди 1/дхоИ (виг/дхаЧ Оаа)дида (ии/дуб (вах/дхад 7 (до 6Яхт (дь 7/дхоУУ (пУ/6 юзЯ 1 щроггера 40бытд 1 яроггера 41Ььиод 1 щризгра 4601061 щ)игера Фдытд 1 триггера 1 бююаидР Фю у5 ь Хад Мсиенва цв 1 б Составитель В.Макаров Техред А,Бойко орректор Е За Тираж 583твенного комитета СССРобретений и открытийЖ, Раушская наб.,одписное филиал ППП Патент", г.уж едактор О.Буг 7321/55 ВНИИПИ Госуда по делам 113035, Москв. 11Изобретение относится к вычислительной технике и может быть использовано при разработке запоминающихустройство ЭВИ и систем храненияи переработки информации.. Цель изобретения - сокращениеаппаратурных затрат.На фиг. 1 приведена схема предлагаемого устройствами на фиг. 2 - схема блока управления; на фиг. 3 - 6 "временные диаграммы работы устройст"ва.устройство содержит первый регистр 1, адреса, первый коммутатор 2,счетчик 3 адреса, блок 4 сравнения,второй регистр 5 адреса, триггер 6,блок 7 управления, третий регистр 8адреса, дешифратор 9, второй коммутатор 10, элемент И 11.Регистр 1 и счетчик 3 содержит иразрядов каждый, где и - количестводвоичных разрядов, определяющихномер (адрес) строки в микросхемахнакопителя. В соответствии с этимнижеперечисленные соединения представляют собой совокупность п однотипных шин; десятого входа устройства с первым входом коммутатора 2;, выхода коммутатора.2 с вторым входомрегистра 1; выхода счетчика 3 с вторым входом коммутатора 2 и с первымвходом блока 4 сравнения; выхода регистра 1 с третьим выходом устройства и с вторым входом блока .4 сравнения,Регистр 5 содержит ш разрядов,гдеш - количество двоичных разрядовопределяющих номер (адрес) столбцав микросхемах накопителя, В соответ-.ствии с этим нижеперечисленные соединения представляют собой совокупность ш однотипных шин: одиннадцатого входа устройства с вторым входом регистра 5; выхода регистра 5с четвертым выходом устройства.В зависимости от конфигурации.накопителя ш может быть равно илине.равно и,регистр 8 содержит К разрядов,где К " количество двоичных разрядов, определяющих номер (адрес) микросхемы памяти в каждом разряде накопителя. В соответствии с этим соединения двенадцатого входа устройства с вторым входом регистра 8 и выхода регистра 8 с входом дешифратора 9 представляют собой совокупность К однотипных шин, а соеди 937292 нения каждого из выходов дешифратора 9 с соответствующими входами ком.мутатора 10 представляют собой совокупность 2 однотипных шин. Третийвход коммутатора 10 так же, как первый и второй, имеет 2" контакта,однако все они объединены. между собой, так что соединение третьего вхо"да коммутатора 10 и первого выхода ния на фиг. 1, не указанные выше,также представляют собой одну шину.Блок 7 управления содержит К-триг"геры 12 и 13, дешифратор 14, Ктриггеры 15 и 16, элементы ИЛИ 1723, элементы И 24 - 35, элемент 36задержки, элемент И 37, элемент НЕ 38,счетчик 39 времени, К-Б-триггер 40,двухтактный 3-К-триггер 41, 0-триггер 42, элемент И 43, элемент ИЛИ 44,элементы НЕ 45 - 47, элементы И 48и 49. 20 25 30 35 40 45 50 55 Первый вход блока управления соединен с первыми входами элемен" тов ИЛИ 17, 20, 21, 22, 44 и триггера 42; второй вход - с первыми входами элементов И 25 и 31; третий вход - с первыми входами элементов И 26 и 27, триггера 41, с входом элемента НЕ 47 и с вторымвходом триггера 42; четвертый вход - с первым входом элемента И 35 и с входом элемента 36 задержки; пятый вход - с первыми входами элементов И 28, 29, 32; шестой вход - с первыми входами элементов И 34 и 48; седьмой вход - с первыми входами элементов И 30 и 33; восьмой вход - с первым входом элемента И 49; девятый вход - с вторым входом элемента И 48 и с входом элемента НЕ 45; десятый вход - с вторыми входами элементов И 28 и 31 и с входом элемента НЕ 38; одиннадцатый вход - с первым входом элемен-та ИЛИ 23. Первый выход триггера 12 подключен к первому выходу блока управления и к вторым входам элементов И 26, 29 и 35, второй выход - к второму выходу блока управления и к третьему входу элемента И 48. Первый вход триггера 12,соединен с выходом элемента И 24, второй вход - с выходом элемента ИЛИ 17, с первым входом счетчика 39 н с пятым выходом блока управления. Первый выход триггера 13 подключен О блока 7 управления представляет собой одну шину. Все остальные соедине3 1193к вторым входам элементов И 25 и 33,второй выход - к второму входу элемента И 19 и с четвертым выходомблока управления, второй вход -с выходом элемента ИЛИ 20, Выход5триггера 15 подключен к первомувходу дешифратора 14, второй входкоторого соединен с первым выходомтриггера 16, с третьими входамиэлементов И 29, 31 и с шестым выходомблока управления. Первый, второйи третий выходы дешифратора 14 соединены соответственно с восьмым, девятым, десятым выходами блока управления. Первый вход триггера 15 подключен к выходу элемента И 30,второй вход - к выходу элемента ИЛИ 2 1.Второй выход триггера 16 соединенс вторым входом элемента И 32, а первый и второй входы этого триггера под Оключены соответственно к выходамэлементов ИЛИ 22 и 23. Второй входэлемента ИЛИ 17 соединен с выходомэлемента И 25. Выход элемента ИЛИ 18подключен к третьему выходу блокауправления, а входы - соответственнок выходам элементов И 26 и 27. Выходэлемента И 37 соединен с входом элемента НЕ 46, с вторым входом элемента И 24 и с третьим входом элемента И 28. Третий и четвертый входыэлемента И 24 подключены соответственно к выходам элементов НЕ 38 и 45.Выход триггера 40 соединен с вторымивходами элементов И 27, 30 и с вторыми третьим входами триггера 41. Первыйвыход триггера 41 подключен к третьему входу триггера 42, второй выход -к третьим входам элементов И 26, 27,34 и 35. Выход триггера 42 соединенс третьим входом элемента И 32, с втоОрым входом элемента И 49 и с седьмымвыходом блока управления, Выходыэлементов И 28 и 29 подключены к входам элемента ИЛИ 19, Выход элемента 36 задержки соединен с вторымвходом элемента ИЛИ 20Второй и третий входы элемента ИПИ 21 подключенык выходам элементов И 31 и 32, асоответствующие входы элемента ИЛИ 22 -к выходам элементов И 33 и 34, Второй вход элемента ИЛИ 23 соединенс выходом элемента И 35, Выходы эле-.ментов НЕ 46 и 47 подключены к входам элемента И 43, выход которогосоединен с вторым входом счетчика 39 55времени, а выходы последнего - с входами элемента И 37. Число входов элемента И 37 равно количеству разрядов. 7294счетчика 39. Выход элемента И 49 соединен с вторым входом элемента ИЛИ 44,выход которого подключен к первомувходу триггера 40 и к четвертому входу триггера 41. Выход элемента И 48соединен с вторым входом триггера 40.Предлагаемое устройство обеспечивает 4 варианта функционирования.1. Очередная (штатная) регенерацияинформации в накопителе ЗУ. Условияфункционирования устройства в этомварианте характеризуются тем, чтопосле регенерации по предыдущей строке накопителя обращения к очереднойстроке накопителя не производится.Штатная регенерация производится построке, адрес которой зафиксйрованв счетчике 3,2. Регенерация в цикле обращенияк ЗУ. Этот вариант характеризуетсятем, что номер строки, к которойпроизводится обращение, совпадает .с номером строки, по которой должнапроисходить регенерация в очередномцикле регенерации (т.е. срабатываетблок 4 сравнения). Цоскольку в каждом разряде накопителя ЗУ имеетсянесколько (2") микросхем памяти, аобращение производится лишь к однойиз них, то в этой одной микросхемепамяти в результате обращения производится и регенерация, Смысл рассматриваемого режима функционированиясостоит в том, чтобы в этом же цикле.,обращения произвести регенерациюи в остальных 2 -1 микросхемах памяКти в .каждом разряде накопителя ив результате этого не затрачиватьдополнительного времени на очередную(штатную) регенерацию. 3. Запрещение очередной (штатной)регенерации. Этот вариант имеет место после того, как устройство работало в предыдущем варианте функционирования (при этом триггер 6 находится в состоянии единицы), вследствие чего необходимость в очередной, (штатной) регенерации отпадает, Регенерация по строке, адрес которой зафиксирован в счетчике 3, ие производится, к содержимому счетчика 3 добавляется единица.4. Обращение к ЗУ без регенерации. Этот вариант характеризуется тем, что номер строки в микросхеме памяти, к которой производится обращение, не совпадает с номером строки, по которой должна происходить регенерация в очередном цикле регене 3 11рации (блок 4 сравнения не срабатывает, триггер 6 находится в состоянии нуля).Рассмотрим подробно работу устройства в четырех вариантах функционирования.Перед началом работы происходитустановка в нулевое состояние регистров 1, 5 и 8, счетчиков 3 и 39,триггеров 6, 12, 13, 15, 16, 40, 41,42 сигналом, поступающим на первыйвход устройства (и соответственнона первый вход блока 7 управления),Сигнал установки в нулевое состояние с первого входа устройства попадает непосредственно на соответствующие входы регистров 1, 5 и 8и счетчика 3; с первого входа блока 7 он попадает также на входытриггеров 40, 41, 13, 15, 16, 12 и счетчика 39 через элементы ИЛИ 44, 20, 21, 17, а на вход триггера 6 - через элемент ИЛИ 1.7 и пятый выход 7 блока управления,:Временная диаграмма работы устрой 93729 Ь 5 1 О 15 20 25 гер 12. Сигнал логической единицы с первого выхода этого триггера через первый выход блока 7 поступает на первыи выход устройства, на третий (управляющий) вход коммутатора 2, на 2 шины третьего (информационного) входа коммутатора 10, а в блоке 7 - на вторые входы элементов И 26, 29 и 35. При этом через коммутатор 2 на информационные входы регистра 1 поступают сигналы с выхода счетчика 3, на информационные входы регистров 5 и 8 поступает нулевая информация, так как на одиннадцатом и двенадцатом входах устройства нулевая информация.По ВИ 2 в блоке 7 формируется управляющий сигнал записи в регистры 1, 5 и 8 (цепь - элементы И 26, ИЛИ 18, третий выход блока 7), при этом в регистр 1 записывается информация, соответствующая состоянию счетчика 3 (т,е. номер строки, по которой должна производиться регенерация), а в регистры 5, 8 - нулеваяства по первому варианту - очередной (штатная регенерация)информации - представлена на фиг. 3, В этом варианте устройство работает следующимобразом. 30 Временной импульс ВЧ 2, подаваемый на третий вход блока 7 управления, через элемент НЕ 47 и элемент И 43 проходит на счетный вход счетчика 39 времени и устанавливает его в состоя-З 5 ние, соответствующее моменту проведения регенерации информации по очередной строке накопителя. После оконча" ния переходных процессов в счетчике 39 срабатывает элемент И 37, т.е, на его выходе появляется сигнал единицы; выходной сигнал элемента И 37 (через элемент НЕ 46) закрывает элемент И 43, так что запрещается подача импульсов на счетный вход счет 45 чика 39 времени, и вызывает срабатывание элемента И 24, так как на остальных двух входах этого элемента, соединенных свыходами элементов НЕ 38 и 45, в данный момент присутствуют разрешающие потенциалы (на десятом входе блока управления потенциал равен нулю из-за.того, что триггер 6 находится в нулевом состоянии, а на девятый вход блока55 управления нулевой потенциал посту,пает извне). Вследствие этого переключается в состояние единицы тригинформация. Триггеры 40 и 41 остаются в нулевом состоянии, вследствие этого остается в нулевом состоянии и триггер 15, а триггер 16 переводится в единичное состояние управляюЩимсигналом, Формируемым в цепи элементов И 35, ИЛИ 23 по ВИ 3, поступаю.щему на четвертые входы устройства и блока 7 управления.Сигналы, поступающие с первых выходов триггеров 15 и 16, дешифрируются, и на первом выходе дешифратора 14 формируется сигнал, подаваемый на восьмой выход блока 7 и управляющий прохождением сигналов логической единицы с 2 шин третьего входа коммутатора 10 на пятый выход уст" ройства.Таким образом, на первом выходе устройства имеется сигнал единицы, определяющий проведение штатной регенерации, на втором выходе - сигнал единицы, поступающий с первого выхода триггера 16 через шестой выход блока 7, блокируннций режимы записи или считывания в накопителе, на третьем выходе - код адреса стрОки, в которой необходимо произвести регенерацию информации, на четвертом выходе - нулевой код, на пятом выходе (соединяемом с входами "Выбор микросхемы" микросхем памяти) - сигналы логической единицы, позволяющие осуществить регенерацию во всех35 микросхемах накопителя. В концецикла регенерации в блоке 7 формируются управляющий сигнал(по ВИ 4), по-ступающий на первый вход триггера 13и через четвертый выход блока 7 управ ления на второй (счетный) вход счетчика 3 (элементы И 29, ИЛИ 19). Поэтому сигналу в счетчике 3 устанавливается код номера строки, в которой необходимо произвести регенера-10цию в следующий раз, и изменяетсясостояние триггера 13, Разрешающийсигнал логической единицы с первоговыхода триггера 13 поступает навторые входы элементов И 25 и 33. 15По ВИ 1 (фиг. 3) в блоке 7 управления формируется сигнал установкив нулевое состояние триггера 12и счетчика 39 времени (цепь - второйвход блока 7, элементы И 25, ИЛИ 17). 20При этом на первом выходе устройствапоявляется сигнал логического нуля,фиксирующий окончание цикла очередной регенерации, после установкив нулевоесостояние счетчика времени разблокируется цепь подачи счетныхимпульсов на его вход - для определе, ния момента следующей штатной регенерации. Кроме того, по ВИ 6 формируется сигнал установки в нулевое состоя- З 0ние триггера 16 (цепь - седьмой, вход блока 7, элементы И 33, ИЛИ 22),а по ВИЗ, задержанному элементом 36задержки, - сигнал установки триггера 13 в нулевое состояние (цепь -четвертый вход блока 7, элемент 36задержки, элемент ИЛИ 20),Временная диаграмма работы, устройства по второму варианту функционирования (регенерация в цикле абращения к ЗУ) представлена на фиг. 4.1В этом варианте состояние счетчика 39 не соответствует моменту штатной регенерации, так что на выходеэлемента И 37 имеет место сигнал 45логического нуля. Триггер 12 находится в нулевом состоянии, Сигнал логической единицы с второго выхода триггера 12 поступает .на четвертыйуправляющий вход коммутатора 2 (черезвторой выход блока 7) и на третий вход элемента И 48. На девятыйвход устройства (блока 7) поступаетсигнал обращения к ЗУ, а на шестойвход блока 7 - ВИ 5, при совпадении 55этих сигналов срабатывают элемент И 48 и соответственно триггер 40,Сигнал логической единицы с выхода триггера 40 поступает на вторые входы элементов И 27 и 30. На инфор мационные входы регистров 5 и 8 . поступают сигналы с одиннадцатого и двенадцатого входов устройства, соответствующие номеру .столбца в микросхеме памяти и номеру микросхемы памяти, На информационные входы регистра 1 через коммутатор 2 по. ступают сигналы с десятого входа устройства, соответствующие номеру строки в микросхеме памяти, В блоке 7 по ВИ 2 формируется управляющий сигнал, по которому производится запись информации в регистры 1, и 8 (цепь - элементы И 27, ИЛИ 18, третий выход блока 7); по ВИ 6 элементом И 30 формируется управляющий сигнал, по которому срабатывает триггер 15. При этом на втором выхо де дешифратора 14 формируется управляющий сигнал, поступающий на девятый выход блока 7, а затем на пятый вход коммутатора 10, и на выход это-го коммутатора (на пятый выход устройства) проходят сйгналы с второго .выхода дешифратора 9, представляющие собой дешифрованный код адреса микросхемы памяти в накопителе к которой должно произойти обращение. На третий и четвертый выходы устрой ства с регистров 1 и 5 подаются сигналы кода адреса элемента памяти в микросхеме накопителя, на первый и второй выходы устройства - сигналы логического нуЛя (что означает сообщение об отсутствии режима штатной регенерации и разрешение обращения).Перечисленные сигналы, подаваемые на выходы устройства, поступают на соответствующие входы ЗУ и обеспечивают обращение (запись или считывание) к одной из микросхем в каждом разряде накопителя. В "выбранных" микросхемах, в соответствии с принципом их работы, при этом осуществляется регенерация информации во всех запоминающих элементах "выбранной" строки. Следующий этап работы устройства должен обеспечить регенерацию информации по той же строке во всех остальных 2 -1 микросхемах памяти в каждом разряде накопителя. При работе устройства в варианте регенерации в цикле обращения коды в регистре 1 и в счетчике 3 совпадают, поэтому на выходе блока 4 срав10 1193729 20 35 9нения имеет место сигнал логическойединицы. Сигнал единицы с выходатриггера 40 является разрешающимдля срабатывания триггера 41. Последний срабатывает по фронту С ВИ 2,а сигнал с его первого выхода,поступанзций на третий вход (О-вход)триггера 42, вызывает срабатываниеэтого триггера по фронту й ф"следующего ВИ 2. После срабатывания триггера 42 по ВИ 2 элементом И 11 формируется управляющий сигнал, которыйизменяет состояние триггера 16(цепь - элемент И 11, одиннадцатыйвход блока 7, элемент ИЛИ 23). При 15этом временной импульс ВИ 2 должениметь длительность, не меньшую суммы времен срабатывания триггеров 42и. 16. Срабатывание триггера 16 при.водит к тому, что на втором выходеустройства формируется сигнал логической единицы, запрещающий работуЗУ в режиме записи нли считыванияи разрешающий (совместно с сигналами на пятом выходе устройства) регенерацию в 2 -1 микросхемах памяти.ККроме того, исчезает управляющийсигнал на втором выходе дешифратора 14 и появляется управляющий сигнал на его третьем выходе, которыйчерез десятый выход блока 7 поступает на шестой вход коммутатора 10.При этом на выход коммутатора 10(на пятый. выход устройства) проходятсигналы с первого выхода дешифратора 9, которые являются инверсиейсигналов на втором выходе этого де 3 пифратора. Перечисленные сигналыобеспечивают регенерацию информациимикросхемах памяти, которые былиневыбранными" при обращении к ЗУ.Для установки в нулевое состояниетриггеров 15, 16, 40, 41 и 42 в блоке 7 формируются следующие сигналы:по ВИ 7 - сигнал, устанавливающийв нулевое состояние триггеры 40 и 41,(цепь " восьмой вход блока 7, триггер 42, элементы И 49, ИЛИ 44); поВИ 1 - сигнал, поступающий на второйвход триггера 15 (цепь - второй входблока 7, элементы И 31, ИЛИ 21);по. ВИ 5 - сигнал, устанавливающийв нулевое состояние триггер 16 (цепь - .шестой вход блока 7, элементы И 34,ИЛИ 22); 0-триггер 42 устанавливаетсяв нулевое состояние по ВИ 2, так как55на О-.вход этого триггера поступаетсигнал логического нуля с первоговыхода триггера 41. Триггер 6, установленный в единичное состояние после срабатываниятриггера 42 (цепь - триггер 42, седьмой выход блока 7, блок 4 сравнения,элемент И 11), остается в нем до момента, когда счетчик 39 времени фиксирует необходимость проведения штатной регенерации. В этот момент устройство, начинает работать в третьемварианте функционирования - запрещения штатной регенерации,Временная диаграмма работы устройства в этом варианте представленана фиг. 5.Триггер 6 находится в единичном/состоянии, счетчик 39 времени по ВИ 2установлен в состояние, .определяющеемомент проведения штатной (очередной)регенерации, так что на выходе элемента И 37 сформирован сигнал логической единицы. Этот сигнал указывает на необходимость проведения регенерации информации (и запрещенияобращения к ЗУ), однако единичноесостояние триггера 6 свидетельствуето том, что регенерация информации,по данной строке уже проведена (приобращении к ЗУ), так что проводить,ее еще раз нецелесообразно. Регенера,ция должна быть заблокирована, номерстроки микросхемы накопителя в счетчике 3 изменен, счетчик 39 временидолжен быть установлен в нулевое состояние, запрещения обращения к ЗУне должно быть, Это происходит следуюицим образом.Сигналы логической единицы с выхода триггера 6 и элемента И 37поступают на элемент И 28, которыйсрабатывает по ВИ 4, и на выходе элемента ИЛИ 19 формируется сигнал, покоторому изменяется состояние счетчика 3 и триггера 13. В счетчике 3устанавливается код номера строки(на единицу больше предыдущего),в которой нужно будет произвестирегенерацию в следующий раз. Элемент И 24 не срабатывает, так как,элемента НЕ 38, нулевой потенциал,Триггер 12.остается в нулевом состоянии, и нулевой потенциал на первомвыходе устройства не запрещает обращения к ЗУ. Кроме того, запрещаетсясрабатывание элемента И 35, триггер 16 остается в нулевом состоянии,вследствие чего на втором и пятомвыходах устройства остаются нулевыесигналы, запрещающие штатную регене11 11 рацию. Сигнал логической единицы с первого выхода триггера 13 поступает на второй вход элемента И 25, и в блоке 7 по ВИ 1 формируется управляющий сигнал, по которому устанавливаются в нулевое состояние счетчик 39 времени и триггер 6 (цепь - элемейты И 25, ИЛИ 17, пятый выход блока 7). Установка в нулевое состояние триггера 13 описана при работе устройства по первому варианту.Временная диаграмма работы устройства по четвертому варианту (обращение к ЗУ без регенерации) представлена на фиг. 6.Работа устройства по этому варианту протекает аналогично работе устройства на первом этапе второго вариантаф на первый и второй выходы устройства подаются сигналы логического93729 12 нуля, что означает запрет регенерации и разрешение обращения на третий и четвертый выходы - код адреса запоминающего элемента в микросхемепамяти, на пятый - расшифрованный код номера микросхемы, к которой производится обращение. Так как в описываемом варианте состояние регистра 1 адреса не соответствует состоянию 1 О счетчика 3, то перехода к второмуэтапу (как это имеет место во втором варианте) не происходит. По окон.чании обращения устройство устанавливается в исходное (нулевое) состояние путем установки в нулевое состояние триггеров 40, 41, 42 и 15, С первыми тремя это происходит так ие, как и во втором варианте, а триггер 15 устанавливается в нулевое состояние импульсом, формируемым по ВИ 4 цепочкой - элементы И 32, ИЛИ 21.1193729 УхИ 2 Иаб ЙФХ (ЖР) ФФФ Ию .ФИХ (ЮН гиВ йиэ ЮаФУ ЮФ) ЖыИ (Фи 7) . Фанд деевыми