Операционное устройство

СОЮЗ СОВЕТСКИХсаиципмвтжРЕСПУБЛИК зш С 06 Р 15/00/ РЕТЕН ТЕЛ ЬСТВУ 00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТЮ.,ПИСАНИЕ ВТОРСКОМУСВ(71) Рыбинский авиационный технологический институт(54)(57) ОПЕРАЦИОННОЕ УСТРОЙСТВО,содержащее 2 п двухбитных (п=1, 2,)операционных блоков, входы кода операции которых объединены и являютсявходами кода операции устройства,вхоп кода маски -го (1=1,2, , 2 п"1, 2 п) двухбитного операционногоблока является -м входом кода мас-.ки устройства, первый и второй информационные входы первой группы 2 пдвухбитных операционных блоков являются информационными входами устройства, информационные и адресные выходы 2 п двухбитных операционных блоков являются соответственно информационными и адресными выходами устройства, выход переноса к-го(к2, 3, , 2 п). двухбитного операционного блока соединен с входомпереноса (к - 1)-го двухбитногооперационного блока, выход переносапервого двухбитного операционногоблока объединен с выходом сдвигавправо 2 п-го двухбитного операцион,801113805 А ного блока и является выходом переноса и сдвига вправо устройства,вход переноса 2 п-го двухбитного операционного блока объединен с входомсдвига вправо первого двухбитногооперационного блока и является входом переноса и сдвига вправо устройства, выход сдвига вправо ш-го(в=1, 2, , 2 п - 1) двухбитногооперационного блока соединен с входомсдвига вправо (ш + 1)-го двухбитногооперационного блока, входы синхронизации 2 п двухбитных операционныхблоков соединены с входом синхронизации устройства, о т л и ч а ю щ е с я тем, что, с целью повышениябыстродействия, оно дополнительносодержит мультиплексор, и триггеров,две группы и элементов И и группу иэлеметов ИСКЛЮЧАЮЩЕЕ ИЛИ, причемпервый и второй информационные входымультиплексора соединены соответственно с входом переноса и сдвигавправо устройства и с выходом переноса и сдвига вправо устройства,выход мультиплексора соединен с информационным входом первого триггера,входы синхронизации и триггеров соединены с входом синхронизации устройства, информационный вход 1,-го (Ь=2,3, , и) триггера соединен с выходом сдвига вправо (2.-2)-го двухбитного операционного блока и с выходомпереноса .(21, - 1)-го двухбитного опе-.рационного блока, информационный выход р-го (р = 1, 2, , и) триггера соединен с первыми входами р-го элемента И первой группы и р-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходкоторого соединен с первым входомЗВОН Заказ 7490 г.Уагород, ул.ПоМтная ал ШШ фПвта ЗЯЮЯ и 98 Подписи111 р-го элемента И второй группы, с первым информационным входом второй группы 2 р-го двухбитного операционного блока и с вторым входом р-го элемента И первой группы, выход кото" рого соединен с вторым информационным входом второй группы (2 р " 1)-го двухбитного операционного блока, вход р-го элемента И второй группы соединен с вторым информационным входом второй группы 2 р-го двухбитного опе 3805рационного блока, вторые входы р элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и р элементов И второй группы подключены к одному из входов кода операции устройства, остальные входы кода операции устройства подключены к управляющим входам мультиплексора, первый информационный вход второй группы (2 р 1)-го двухбитного операционногоблока подключен к шине нулевого потенциала, Изобретение относится к вычисли" тельной технике и может найти применение при построении быстродействующих контроллеров и универсальных ЭВИ высокого быстродействия.Известно операционное устройство микро-ЭВИ, которое содержит арифметико-логическое устройство и схему десятичной коррекции 1 .Недостаток такого операционного устройства - узкие функциональные возможности, так как в его системе команд нет операций двоично-десятичной арифметики, Данное устройство позволяет .реализовать лишь команду десятичной коррекции ДАА (десятичное преобразо 15 вание накапливающего регистра). Эта команда применяется для преобразования кода результата, получающегося при двоичном суммировании двоично. - десятичных кодов чисел в двоично 20 десятичный код (8 - 4 - 2 - 1) и выполняется в течение одного цикла за несколько тактов синхронизации: содержимое программного счетчика выдается на группу шин адреса, и на группу информационных шин поступает информация о состоянии; проверяется наличие сигналов подтверждения состояний: "ОСТАНОВ", "ГОТОВНОСТЬ" и 1ЗАХВАТ ; код управления из памятив30 поступает по группе информационных шин в регистр кода операции; выполнение операции: если значение четырех младших (четырех старших) разрядов накапливающего регистра больше девяти или есть переьос из четвертого (восьмого) разряда, то число 6 прибавляется к четырем младшим (старшим) разрядам накапливающего регистра. Таким образом, даже эта команда выполняется не за одни, а за четыре такта синхронизации.Данная команда может быть использована при программной реализации алгоритма преобразования двоично-десятичного кода числа в двоичный код. В то же время часто требуется производить деление на 2 двоично-десятичного кода (например, при реализации алгоритма обратного преобразования двоичного кода числа в двоцчно-десятичный код), что при использовании двоичного арифметико-логического устройства делает необходимой реализацию операции десятичной коррекции при сдвиге вправо. Такими возможностями рассматриваемое устройство не обладает. Из известных операционных устройств наиболее близким к заявляемому является устройство, содержащее ряд последовательно соединенных по целям переноса и сдвига двухбитных операционных блоков, вход переноса и выход сдвига вправо младшего из которых соединены с входом сдвига вправо и выходом переноса старшего центрального процессорного элемента, выходы адреса двухбитных операционных блоков объединены шиной адреса, выходы данных - выходной шиной данных, входы данных - входной шиной данных, входы маски - входной шиной маски, первые входы управления и второй вход управления объединены первой и второй шинами управления соответствен11138 но, а входы синхронизации - шинойсинхронизации 23Данное устройство обеспечиваетпростой сдвиг вправо на один разрядс загрузкой либо 1, либо О в старший 1разряд накапливающего регистра эаодин такт синхронизации (в отличие отоперационного устройства 11).Недостатком известного устройстваявляется отсутствие аппаратных 0средств для операций десятичной коррекции при переносе (сложение двоично-десятичных чисел, прямое преобразование двоично-десятичного числа вдвоичное) и при сдвиге вправо (деление на 2 двоично-десятичного числа,обратное преобразование двоичногочисла в двоично-десятичное), чтозначительно уменьшает быстродействиеустройства при выполнении укаэанных 20операций.Цель изобретения - повышение быстродействия устройства эа счет реализации операций десятичной коррекциипри переносе и сдвиге вправо за один 25такт синхронизации.Поставленная цель достигается тем,что в операционное устройство, содержащее 2 п двухбитных (и = 1, 2, )операционных блоков, входы кода опеРации которых объединены и являютсявходами кода операции устройства,вход кода маски 1-го (=1, 2,2 п - 1, 2 п) двухбитного операционногоблока является -м входом кода маскиустройства, первый и второй информационные входы первой группы 2 п двухбитных операционных блоков являютсяинформационными входами устройства,информационные и адресные выходы 2 п 40двухбитных операционных блоков являются соответственно информационнымии адресными выходами устройства,выход переноса к-го (к=2, 3, , 2 п)двухбитного операционного блока соединен с входом переноса (к)-годвухбитного операционного блока,выход переноса первого двухбитногооперационного блока объединен с выходом сдвига вправо 2 п-го двухбитногоу 0операционного блока.и является выходом переноса и сдвига вправо устройства, вход переноса 2 п-го двухбитного операционного блока объединен с.входом сдвига. вправо первого двухбитного операционного блока и являетсявходом переноса и сдвига вправо устройства, выход сдвига вправо ш-го О 5 4(ш=1, 2,2 п) двухбитного операционного блока соединен с входомсдвига вправо (ш+)-го двухбитногооперационного блока, входы синхронизации 2 п двухбитных операционныхблоков соединены с входом синхронизации устройства, введены мультиплексор, и триггеров, две группып элементов И и группу и элементов ИСКЛЮЧАЮЩЕЕИЛИ, причем первый и второй информационные входы мультиплексора соединены соответственно с вхопом переносаи сдвига вправо устройства и с выходом переноса и сдвига вправо уст-.ройства, выход мультиплексора соединен с информационным входом первоготриггера, вхопы синхронизации п триггеров соепинены с вхолом синхронизации устройства, информационный входЬ-го (Ь = 2, 3, , и) триггера соединен с выходом сдвига вправо (21,-2)го двухбитного операционного блокаи с выходом переноса (21.-1)-го двухбитного операционного блока, информационный выход р-го (р = 1, 2п) триггера соединен с первыми входами р-го элемента И первой группыи р-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИгруппы, выход которого соединен спервым входом р-.го элемента И второйгруппы, с первым информационнымвходом второй группы 2 р-го двухбитного операционного блока и с вторымвходом р-го элемента И первой группы,выход которого соединен с вторыминформационным входом второй группы(2 р)-гд двухбитного операционногоблока, выход р-го элемента И второйгруппы соединен с вторым информационным входом второй группы 2 р-годвухбитного операционного блока,вторые входы р элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и р элементов И второйгруппы подключены к одному из входовкода операции устройства, остальныевходы кода операции устройства подключены к управляющим вхоцам мультиплексора, первый информационный входвторой группы (2 р)-го двухбитногооперационного блока подключен к шиненулевого потенциала,На фиг. 1 представлена функциональная схема предложенного устройства; на фиг. 2 - структурная схемадвухбитного операционного блока.Устройство содержит двухбитныеоперационные блоки 1, вход 2 переноса и сдвига вправо, выход 3 перено(см. фиг. 2) выполняет арифметический,логические, регистровые функции. Данные от вневаих источников (тахих какглавная память, внешние устройстваи так далее) поступают в блок 1 поодному из трех входов,М М 3 Д, .иКК. Данные от блока 1 передаются1 на внешние устройства по одномуиз двух выходов АА и 0 В , Внутриблока 1 данные хранятся в одйомиз 11 регистров сверхоперативногоЗУ (СОЗУ) К-К, Т или в накапливающем регистре АС, Данные от внешних устройств из регистров СОЗУи АС поступают в арйфметико-логическое устройство (АПУ) через двавнутренних мультиплексора А и В,Код операции У -Р декодируетсядля выборки функций АЛУ, выработкиадреса СОЗУ и управления мультиплексорами А и В,Входы М М, предназначены дляпередачи данных из внешней главнойпамяти. Данные входов ММо поступаютчерез внутренний мультийлексор А навход АЛУ. Входы 35 "предназначены.35для передачи данных от внешних систем ввода-вывода. Данные с входовпоступают также на вход АПУ,но через мультиплексор В, независимо40от входов М, МСигнал с выхода СОЗУ поступаетчерез внутренний мультиплексор А навход АБУ, а с выхода АЛУ, в своюочередь, на вход СОЗУ.Накапливающий регистр АС служит45для запоминания результата операцииАЛУ, Выход АС связан через мульти. плексоры А и В с входом АЛУ; крометого, выход АС подключен к выходномубуферу (на 3 состояния) для выдачи.на входы Д Д,обычно входы Д Диспользуются для передачи даннйх вовнешнюю главную память или на внешние устройства ввода-вывода приналичии сигнала разрешения выдачиданных ЕД.Мультиплексоры А и В выбираютодин из двух входов АЛУ в зависимости О 5 6от кода операции на входах Рд-РНа входы мультиплексора А подаютсяданные с ММ , выход СОЗУ и АС, навходы мультиплексора В - данные с343 , АС и данные с К К , Данные навыбранном входе. мультиплексора Ввсегда логически умножаются на содержимое соответствующего входа ККдля обеспечения гибкого маскирования и возможности проверки разрядов.АЛУ способно выполнить арифметические и логические операции, вклю"чая двоичное сложение в дополнительном коде, +1 и -1, поразрядное логи"ческае сложение и умножение, поразрядное исключающее:ИЛИ-НЕ и поразрядное логическое дополнение. Результатоперации АЛУ может бытьзапомнен вАС или в одном из регистров СОЗУ,Для выполнения операции сдвигавправо выведены отдельные вход сдвигавправо Ц ) и выход сдвига вправо(Си С) предназначены для обеспечения нормального распространенияпоследовательного переноса. Данныена выходы 1 С и Ко поступают черездва буфера (на 3 состояния каждый),причем разрешается выдача либо только на С , либо только на К. Крометого, стандартные выходы для схемускоренного переноса Х и У позволяютеполучить ускоренный перенос дляпроизвольной длины слова,Возможность маскировать входы АЛУпри помощи шины К К значительноувеличивает универсальность АЛУ. Принеарифметических операциях схемыдереноса используются для получениялогической сборки (ИЛИ) всех разрядовслова с целью анализа на "О" результата операции или одного из регистров. Входы КК используются такжепри арифметических операциях длямаскирования частей обрабатываемыхоперандов. Дополнительной функциейвходов ККвявляется передача констант йз микропрограммы в операционном блокеРегистр РА и выходы ААО используются для пересылки адресов вовнешнюю главную намять, Регистр РА,и выходы А.,А также могут бытьиспользованы для выборки внешнегоустройства при выполнении операцииввода-вывода.Выходы ускоренного переноса Х, Ув предлагаемом устройстве не используются, а входы разрешения адреса ЕА7 11138и данных ЕД необходимо подключить кшине нулевого потенциала.Операционное устройство работаетследующим образом.Двоичный код, подаваемый по входам8, задает,вид реализуемой за одинтакт синхронизации арифметико-логической операции и адрес пары операндов, над которьвф она производится. Вкачестве операнда может выступатьдвоичный код, хранимый либо на внутренних регистрах накапливающего типа -аккумуляторе (Ас), Т - регистре (Т),либо во внутренних регистрах общегоназначения Кд-К , или находящийся навходах 6, а также подаваемый на входы 3 "5 с учетом инверсности данных входов,На входах 5 -5 двухбитных операоционных блоков 1, составляющих полубайт, возможны следующие 4 кодовыекомбинации в зависимости от уровнейсигналов на входе Р и выходе соответствующего триггера 10 (см. табл.1),В табл. 1 учтена инверсность входов.Код, находящийся на входах кодамаски 7, с учетом инверсности является третьим операндом, постоянно.участвующим в любой операции, выполняемой предлагаемым устройством.В то время, как уровень сигнална входе синхронизации 9 равен "1",происходит формирование кода резуль. тата операции и сигналсв переносаили сдвига вправо в арифметико-логи- З 5ческом устройстве каждого операционного блока 1, входящего в полубайт,с выдачей сигналов переноса илисдвига вправо на выходы С 0 и К соотоветственно с учетом инверсности этих 40выходов, в зависимости от сигналов,поступающих на входы переноса Сили сдвига вправоПо заднему фронту тактового импульса, поступающего на входы синхронизации блока 1, происходит записькода результата операции на какиелибо внутренние регистры, либо общего назначения Ко-К 9, либо Ас и Т,либо в те и в другие, либо в регистр 0адреса, в зависимости от кода операции. Если уровень сигнала на входеР, равен "0", то запись может бытьпроизведена либо в регистр общего.назначения с четным индексом, либо ув Т. Если уровень сигнала на входеГ равен "1", то запись производитсяв регистры с нечетными индексами или 05 8в АС. Одновременно происходит фикса" ция сигналов переноса или сдвига вправо, поступающих с выходов переноса блока 1 старших разрядов каждого полубайта и с выходов сдвига вправо блока 1 младших разрядов соседнего полубайта. В триггере 10 старшего полубайта фиксируется информация; выбираемая либо с входа 2, либо с выхода 3 с помощью мультиплексора 15 в зависимости от кода операции (см, табл. 2).Код, находящийся на выходах 5 и 4, равен содержимому АС и внутреннего регистра адреса соответственно с точностью до инверсности информационных выходов и адресных выходов каждого блока 1.В табл. 3 и 4 приведены микропрог- . раммы реализации соответственно двоично-десятичного сложения и деления на 2 двоично-десятичного числа, написанные на языке микроассемблера. В первом случае в АС находится одно иэ двух двоично-десятичных чисел, второе в . на информационййх входах первой группы 6, а во втором случае - исходное двоично-десятичное число. Во всех случаях учтена инверсность входов и выходов, а и = 8 (16 - разрядное операционное устройство микро- ЭВМ).Из табл. 3 следует, что двоичнодесятичное суммирование выполняетсяэа 6 тактов синхронизации вместо11 тактов, необходимых известномуоперационному устроиству микро-ЭВМ(две команды: АДСМ - 2 цикла по 4и 3 такта и ДАА - 1 цикл в 4 такта).В табл. 5 и 6 приведены микропрограммы реализации соответственнопрямого преобразования двоично-десятичного числа в двоичное на основе двоично-десятичного суммирования(умножения на 2 двоично-десятичногочисла) и обратного преобразованиядвоичного числа в двоично-десятичноена основе деления на 2 двоично-десятичного числа, В обоих случаях исходные числа находятся г, регистре Т,инверсность вхбдов и выходов учтена.Разрядность операционного устройствамикро-ЭВМ равна 16.Эффективность изобретения заключается в увеличении быстродействия операционного устройства путем обеспечения реализации дополнительных операций десятичной коррекции при переносе и сдвиге вправо, выполняемых эа одинСм. табл. 1 Г, = 01= =ф 9.99.9 - ъТ я О МА 6,Ас+Т+С АС, Т Формиров. кодас избытком 6 А 9 11 такт синхронизации. Это обусловлейбнапичием специальных схем формирования корректирующих кодов в зависимости от значений сигнала переноса- сдвига вправо, полученных в предыдущем такте при вынопнении. обычных двоичйых .дпераций суммирования или сдвига. Все остальные комбинации Выполнение за один такт операций.десятичной коррекции при переносе и сдвиге вправо обеспечивает простую микропрограммную реализацию алгоритмов 5 лвоично-лесятичной арифметики в койе 8 - 4 - 2 - 1) без увеличения формата микрокоманлы.1113805 2Продолжение табл.Ь АМА М+АС+С фф Т1 О Таблица 4 Мнем. Входы маски Операция Примечания Ь АС, АСАс 1Асо Ка О Таблица 5.О.С С 1 К С "фС, О-ф К х хаОО Па К,+С К, ОКо о Очистка К Маркерная 1 в,мл,разряд йо 00 . СТ.АА С Соф ОАс О . фс Уст. триггеров 12в лог. О. ПА К 1+ Стю А Ос1 с З,З.З,З-ф Ас ОО ащ А С- Со Ас-Ас х Код с изб. 3- А., Т 11 А 1 Кт Ас +Т+СдфА эТ АЗА К+ Т+ СтьТ А 1 АА К + Ас + САс 11 йЖт Ас+Т+Сгф Т г Шина Шина3 4 Дв.сумма с изб, 6Туст. триггеров 12 Дес. коррекцияпри переносеТ,см. табл. 16 Дв. деление на 2 - АсУст. триггеров 12 Дес. коррекцияпри сдвиге вправо41113805 1 1 1 2 О о "Ас О 1 РЬ Конец ина3 шина Операция Примечания Очистка Ас 0 Дв,-дес;числов А Конец 1 11 А 1 А К+Т+С ф ТТ 00 1 ЫЮ Ев+КФ Афффщц. Аф+К +С.1.ф К, ас ф 1 е Вх. Мнем. к 1, мас- ки 00 В 1 Ат Ьт Т 1 Т 1 Тф 00 СЬАЛ С фС 0 фА х 00 ВАЛ Ьт. Ас Ас, Асосбасф 1 А 1 АЛ К+Ас+СТ"фАО с ОО 8 ВА . Ь Т,ТТ 11 Т 2 А. С ч ТС 1 РЬ Т . ТПродол:кение табл.5 Дес, коррекцияпри переносе в Т.См, табл. 1 для Г =О. ЪДв. умнов на 2 с .занесен. 2 в мл.разряд Ка Переход по марк. 1 Искомое дв. числов К,Таблица 6Маркер, 1 ст.:разряд ТЗапоминание мл. разряда числа (й) дв. деление на 2А фАзанесение г вст. разряд АУст триггеров 12 Дес. коррекцияпри сдвиге вправоАссм. Табл. 1 приР = 1о Дв. деление на 2Т "Т Проверка Т на Ои переход