Цифровой регулятор

О П И С А Н И Е и)974336ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциапистическихРеспубпик(22) Заявлено 24,04. 81 (21) 3283184/18-24с присоединением заявки ЭЙ(51)М Кл 0 05 В 11/26 3 Ьеударственный коюитет по делаю изобретений и открытийДата опубликования описания 17.11,82 72) Авторы изобретени Г,Л. Баранов и В.Л. Баранов.,:(71) Заявител электродинамики АН УК 1 ьаМ 1 сирй 6 ИВ(54) ЦИФРОВОЙ РЕГУЛЯТО ехническим реве является ципро" Изобретение относится к автоматике и может быть использовано в системах управления различными динамическими обьектами, например, в системах автоматического регулирования тех" нологическими процессами на электростанциях.Известен цифровой регулятор, со-.держащий три регистра, соединенные с сумматором, блок настройки, соединен о ный с одним из регистров, блок знака, соединенный первым входом с пер" вой входной виной устройства и выходом - с входом сумматора, запоминаю" щее устройство, подключенное к одному 1 з из регистров, блок команд, соединенный со всеми блоками устройства 1, 1 1.Недостатками такого циФрового регулятора являются его относительнаЯ сложность и ограниченные функциональ ные возможности,Наиболее близким тнием к предлагаемому вой регулятор, содержащий блок наст"ройки, состоящий из первого и второгорегистров, блок знака, первый элемент И, второй элемент И, последовательно соединенные блок .синхронизациитретий элемент И, первый триггер,четвертый элемент И, первый блок дополнительного кода, первый сумматор,второй сумматор, третий регистр,элемент задержки, второй блок дополнительного кода, пятый элемент И, первый элемент .ИЛИ, четвертый регистр,шестой элемент, последовательно соединенные седьмой элемент И, второй триггер, восьмой элемент И, третий блокдополнительного кода, последовательно соединенные третий триггер, девятый элемент И, второй элемент ИЛИ,последовательно соединенные четвертый триггер, десятый элемент И, третий элемент ИЛИ, пятый регистр, второй вход которого соединен со вто)рыми входами первого, второго, тре974336 тьего, четвертого регистров и шестым выходом блока синхронизации, первый выход .которого соединен со вторыми входали первого, второго, третьего 1 р.;и еров, второй выход - с первым 3 входом седьмого элемента И, третий выход - с первым входом третьего триггера, четвертый выход - со вторым входом четвертого триггера, пятый вы" ход " с третьим входом блока знака, 1 О второй выход которого соединен со вторыми входами первого и второго блоков дополнительного кода, третий выход - со вторым входом третьего блока дополнительного кода, второйвход - с выходом,второго сумматора, второй вход которого соединен с выхо-, дом второго элемента ИЛИ, второй вхо 1 которого соединен с выходом первого элемента И, первый вход которого со О единен с выходом элемента задержки, второй вход - со вторым выходом третьего триггера, первый выход четвертого триггера соединен со вторым входом пятого элемента И, второй вы ход - с первый входом второго злемен" та И, третьим .входом девятого элемента И и вторым входом шестого элемента И, выход которого соединен со вторым входом первого элемента ИЛИ, вы- зо ход которого соединен со вторым входом третьего элемента И, выход второ- го элемента И соединен со вторым входом третьего элемента ИЛИ выход третьего блока дополнительного кода соединен со вторым входом первого сумматора, выход первого регистра соединен с его первым входом и втоЬм входом четвертого элемента И, выход второго регистра соединен с его первым входом и вторым входом восьмого элемента И, выход третьего регистра соединен с третьим входом девятого элемента И 2 1Недостатками известного устройства являются относительная сложность и воэможность формирования законов управления только первого порядка, что ограничивает его функциональные возможности50Цель изобретения - упрощение и расширение функциональных воэможностей,У,=ду. + Ь(, +сх+эх, р)1-2 1. де У,У.,У; - значения регулирующеговоздействия на 1, 1- 1;1-2 циклах управления;Х,Х;.,- значения рассогласовэния на 1 и 1-1 циклахуправления; Поставленная цель достигается тем, что в устройстве выход третьего элемента ИЛИ соединен со вторым входом седьмого элемента И, выход пятого регистра соединен со вторым входом второго элемента И, первый выход блока синхронизации соединен с первымвходом четвертого триггера, второйвыход которого соединен с третьимвходом первого элемента И.На фиг. 1 изображена структурнаясхема цифрового регулятора 1 на фиг.2 структурная схема блоков знака и .синхронизации.Цифровой регулятор содержит блокнастройки 1, состоящий из двух регистров 2 и 3, три регистра 4-6, двасумматора 7 и 8, блок знака 9, блоксинхронизации 10, три блока дополнительного кода 11-13, четыре триггера 14-17, элемент задержки 18, триэлемента ИЛИ 19-21, десять элементов И 22-31,Цифровой регулятор имеет две входные шины 32,и 33 и две выходные ши"ны 34 и 35, а также шины 36-38 вводаданных в регистры 1-3 соответственнои шины 39 и 40 ввода данных в ре 1 гистры 30 и 31 блока настройки 6,Блок знака 9 ( Фиг. 2) содержитдва двухразрядных регистра сдвига .41 и 42, четырехразрядный статический регистр 43, четыре элементаИСКЛОЧАЮЦЕГ ИЛИ 44-47 четыре элемента И 48-51, два элемента ИЛИ 52и 53, две входные шины 32 и 54, тривыходные шины 34, 55 и 56, три шины 57-59 ввода данных в регистры 41-43соответственно. Шины 32 и 54 являются первым и вторым входами, а шины 34 55 и 56 - первым, вторым и тре"тьим выходами блока знака 7 соответ"ственно,Блок синхронизации 10 (фиг. 2) содержит генератор тактовых импульсов 60, делитель частоты 61, элементзадержки 62 триггер 63 со счетнымвходом, делитель частоты 64, шины 65-69, являющиеся первым, вторым,третьим, четвертым и шестым выходамиблока синхронизации 10 соответственно,.Цифровой регулятор вырабатываетрегулирующее воздействие для каждого1 -го цикла управления согласно рекуррентному соотношению5 97433А,В,С и 0 " постоянные коэффициенты, значения которыхзависят от вида закс"на управления или передаточной функции регу- блятора, шага квантования по времени коэфФициента усиления ипостоянных времени.Настройка цифрового регулятора осу 1 ществляется заданием постоянных коэффициентов А,В, С и 2 и начальных условии У 1-ь 4-и Х 3 т 1Соотношение (1) для двоичных пере" менных принимает следующий вид 20 и- 5-ЯЧ, +ЬМ . +СХ +2 Х) 1-1)(2) =1где Уи У - двоичные переменныеразряда величин;и У соответствен"но;Х и Х- двоичные переменныеразряда величин Х;и Х; соответственно.Настройка цифрового регулятора выполняется следующим образом.Регистр сдвига 4 содержит и -1 разряд и дополняется элементом эадерж" ки 16 до и разрядов. В регистр 4 по шине 36 записывают в прямом или дополнительном коде, если ,1 с О, последовательный и разрядный двоичный код1/, , 3 начального условия .;В регистры сдвига 5 и 6, содержащие по 2 и -1 разряд каждый, записыва.ют по шинам 37 и 38 последовательные иразрядные двоичные коды абсолютных значений начальных условий 1 У 1 1 и Х 1 соответственно, Если значения начальных условий рассогласования и управляющего воздействия не нулевые,то они вводятся, например, от цифро" вой.- вычислительной машины централизованного управления.В регистры сдвига 2 и 3 блока настройки 1, содержащие по 2 п разрядов каждый, записывают по шинам 39 и 40 например, от цифровой вычислительной машины централизованного уп" равления последовательные и -разрядные двоичные коды коэффициентов А, В и С, В соответственно, которые соответствуют требуемому закону управления,Знаки коэффициентов А, В, С и й записывается по шине 59 в четырехраз" рядный регистр 43 блока знака 9 Ь 6(Фиг. 2), Знаки начальных условий У;и У;записываются по шине 57 в двухразрлдный регистр 41 блока знака 9.Знак начального условия Х; записывается по шине 58 в первый разряд двухразрядного регистра 42 блока знака 9.Цифровой регулятор работает следующим образом.Генератор тактовых сигналов 60( фиг. 2) блока синхронизации 10 вырабатывает на его шестом выходе последовательность импульсов частоты Ю,которая поступает на входы синхронизации 2 регистров сдвига 2-6, а такжеделится делителем 61 в и раз и затемзадерживается элементом задержки 62на один период тактовой частоты. По",следовательность импульсов цастотыЕ/и на выходе делителя 61 первыйвыход блока синхронизации 10) задаети"ые такты работы устройства, а последовательность импульсов на выходеэлемента задержки 62 (второй выходблока синхронизации 1 П) синхронизирует первые такты работы устройствас периодом и/1,Триггер 63 со счетным входом выполняет деление на два частоты выходной последовательности импульсов элемента задержки 62, Формируя последовательность импульсов частоты Е /2 и,на "третьем выходе блока синхронизации 10. Эта последовательность импульсов делится делителем 64 в и раз, на выходе которого (четвертыйвыход блока синхронизации 10) Формируется последовательность импульсовчастоты 1/2 ии -1), период следова"ния которой определяет время одногоцикла управления. 8 исходном состоянии Рб триггеры 14-17 находятся в нулевом состоянии. ЧЦикл Формирования сигнала управления начинается после установки триггера 17 в единичное состояние импуль" сом с четвертого выхода блока синхро- низации 10. Сигнал прямого выхода 1 триггера 17 открывает элементы И 29 и 31, а сигнал его инверсного выхода 2 закрывает элементы И 22, 23, 28 и.30. Двоичный код начального условия У 1.,. начиная с младшего разряда, сдвигается из регистра 4 через элемент задержки 18 на один такт, блок дополнительного кода 13, элементы И 31 и ИЛИ 21 в регистр 5, в котором в это время двоичный код начального усло"вия У 1.сдвигается из старших разрядов в и"1 младшие разряды.Блок дополнительного кода 13 управляется сигналом второго выхода блоказнака 9 так, что прямой код пропускается беэ изменения, а дополнительныйкод регистра 4 преобразуется в прямойкод. Таким образом, в я старшие разряды регистра 5 записывается двоичнйкод абсолютной величины-начального -1 Оусловия 1 У 1- .Сигнал младшего разряда величины1 Ус выхода элемента ИЛИ 21 поступает на второй вход элемента И 25,на первый вход которого поступает импульс второго выхода блока синхронизации 10. О случае единичного сигнала младшего разряда величиныУ 4.эле-.мент И 25 срабатывает и импульс второго выхода блока синхронизации 10 20устанавливает триггер 15 в единичноесостояние,По шине 33 поступают последовательно, начиная с младшего разряда, сигналы двоичного кода абсолютного значения входной величины Х;1, которыецерез элемент И 29 и ИЛИ 20 записываются встарших разрядов регистра 6, 8 регистре 6 в это время двоичный код начального условия М;сдви- ЗОгается из старших разрядов в п -1 младшие разряды. Сигнал знака входной величины Х записывается по шине 32 впервый разряд регистра сдвига 42 блока знака 9 по импульсу цетвертого з 5выхода блока синхронизации 10, который осуществляет сдвиг знака начального условия величины Х; из первогоразряда регистра 42 во второй разряд,Гигнал младшего разряда величины 401 Хс выхода элемента ИЛИ 20 посту"пает на второй вход: элемента И 24.В случае единичного сигнала младшегоразряда величиныХэлемент И 24 срабатывает по импульсу второго выхода 4 зблока синхронизации 10 и триггер 16устанавливается в единичное состояние.Триггеры 15 и 16 в единичном состоянии открывают элементы И 26 и р27 соответственно, через которые свыходов регистров 2 и 3 блока настройки 1 последовательно, начиная с младших разрядов, сдвигаются двоичные коды коэФФициентов А и С соответственноКоэФФициент А поступает церез блокдополнительного кода 11 на первый входсумматора 8 и в прямом или дополнительном коде в зависимости от знака произведения А У 1 , сигнал которого действует на втором выходе блока знака 9. Сигнал знака величины А У 1 Формируется элементом ИСКЛЮЧАЮГЕЕ ИЛИ 44, на входы которого поступают сигналы выходов первых разрядов регистров 41 и 43, где хранятся знаки величин Ун и А соответственно, Сигнал знака велицины Ас выхода элемента ИСКЛЛЧАО 1 ЕЕ ИЛИ 44 поступает через элементы И 48 ИЛИ 52 на шину 55 второго выхода блока знака 9.КоэФФициент С поступает через блок дополнительного кода 12 на второй вход сумматора 8 в прямом или дополнительном коде в зависимости от зна" ка произведения С ", сигнал которого Формируется элементом ИСКЛЙЧАОЕЕ ИЛИ 46, на входе которого поступает сигнал знака величины Х; с выхода первого разряда регистра 42 и сигнал знака коэФФициента Г с выхода третьего разряда регистра 43 блока знака 9.Сигнал знака величины С Х; с выхода элемента ИСКЛЙЧАНГЕЕ ИЛИ 46 через элемент И 0, открытый сигналом инверсного выхода триггера 63, и элемент ИЛИ 53 поступает на третий выход блока знака 9.Таким образом, на входы последовательного одноразрядного двоичного сумматора 8 поступают в:прямом или допол" нительном коде последовательно во времени, начиная с младшего разряда, двоичные коды коэФФициентов А и Г, алгебраическая сумма которых поступает на первый вход последовательного одноразрядного двоичного сумматора 7, 8 это время на втором входе сумматора 7 действует сигнал логического нуля, так как элементы И 22 и 23 закрыты сигналом инверсного выхода 2 триггера 17.Алгебраическая сумма коэФФициен" тов А и С с выхода одноразрядного последовательного сумматора 7 записывается, начиная с младшего разряда, в регистр 4.Спустя и тактов после установки триггера 17 в единичное состояние триггеры 15"17 сбрасываются в нулевое состояние импульсом первого выхода блока синхронизации 10. Триггер 17 в нулевое состояние закрь 1 вает"элемен" ты И 29 и 31 сигналом прямого выхода 1 и открывает элементы И 22, 23, 28 и 30 сигналом инверсного выхода 2.97433 Элементы И 28 и 30 подключают выходы регистров 5 и 6 к их входам соответственно, Цепи циркуляции кодов врегистрах сдвига 5 и 6 замыкаются,через элементы И 28 и И 30 соответствен 5но,Элемент И 23, открытый сигналамиинверсных выходов 2 триггеров 14 и 17,подключает выход регистра 1 через элемент задержки 18 ко второму входу сум 10матора 7, что обеспечивает в течениеследующих о тактов поступление навторой вход сумматора 7 двоичного кода алгебраической суммы коэййициентов А + С. 15В следующем такте после возврататриггера 17 в нулевое состояние с выходов регистров 5 и 6 сдвигаютсямладыие разряды величинУ; и Хсоответственно. 20В случае единичных кодов в младшихразрядах величиниХ;элементы И 25 и 24 срабатывают по импульсувторого выхода блока синхронизации 10,что приводит к установке триггеров 15 25и 16 соответственно в. единичное состояние. Сигналы прямых выходов триггеров 15 и 16 открывают соответственноэлементы И 26 и 27, через которые свыходов регистров 2 и 3 блока настройки 1 сдвигаются двоичные коды коэффициентов В и Д соответственно. Двоичные коды коэФФициентов В и Д преобразуются соответствующими блоками дополнительного кода 11 и 12 и поступа- З 5ют последовательно, начиная с младшего разряда, в прямом или дополнительном коде на входы суиматора 8.Управление преобразованием блоками дополнительного кода 11 и 12 осуществляется по сигналам второго и третьего выходов блока знака 9 соответственно. Сигнал знака произведенияВ У; сформируется элеиентом ИСКЛЮЧАЮ"ЩЕЕ ИЛИ 45, на входы которого поступают выходы вторых разрядов регистров 41 и 43 блока знака 9, где хра,нятся знаки величин У 2 и В соответ.ственно, С выхода элемента ИСКЛЮЧАЮЦЕЕ ИЛИ 45 сигнал знака величины В. У; черезэлементы И 49, ИЛИ 52 поступает на шину 55 второго выходаблока знака 9,Сигнал знака произведения Д Х-формируется элементом ИСКЛЮЧАЮЩЕЕ55ИЛИ 47 по сигналам выходов второгои четвертого разрядов регистров 42и 43 блока знака 9. С выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 47 сигнал знака 6 1 Опроизведения Д Х считывается черезэлеиенты И 51, ЛИ 53 на шину 56третьего выхода блока знака 9.Прямой или дополнительный код ал-гебраической суммы коэффициентов Ви Д выхода сумматора 8 поступает напервый вход сумматора 7, на второйвход которого с выхода регистра 4через элемент задержки 18, элементы И 23 и ИЛИ 19 сдвигается двоичныйкод алгебраической суммы коэффициентов А и С, с выхода сумматора 7 двоичный код алгебраической суммы коэффициентов А, В, С и Д записывается врегистр 4,Таким образом, за 2 о тактов посленачала цикла в регистре 4 накапливается алгебраическая сумма коэффициентов А, В, С и Д, после чего триггер 14устанавливается в единичное состояние импульсои третьего выхода блокасинхронизации 10. Триггер 14 в единичном состоянии открывает сигналомпрямого выхода 1 элемент И 22 и блокирует элемент И 23 сигналом инверсноговыхода 2, К иоиенту сдвига второго разряда алгебраической суммы коэффициентов А, В, Г и Д с выхода регистраэлемент И 22 подключает выход регистра 4 ко второму входу сумматора 7.В это время с выходов регистров 5 и6 сдвигается вторые разряды велиичинУ; (иХ; соответственно. В случаеединичных кодов во вторых разрядахвеличин ".; и Х; срабатывают элементы И 25 и 24, выходные сигналыкоторых устанавливают триггеры 15 и16 в единичное состояние.Двоичные коды произведения коэффициентов Л и С на двоичные переменные вторых разрядов величини Х соответственно преобразуютсяв прямой или дополнительный, код бло"ками 11 и 12 соответственно. Затемэти коды суммируются сумматором 8,сигнал сумиы которого суммируетсясумматором 7 с двоичным кодом алгебраической суммы коэффициентов А, В,С м Д, сдвигаемой с выхода регистра 4, начиная со второго разряда,Следовательно установка триггера 14в единичное состояние приводит к сдвигу на один разряд накопленной суммыкоэфйициентов в регистре 4, обеспечивая этим выполнение операции умножения на два, Спустя ь тактов после ус-,тановки триггера 14 в единичное состояние сигнал первого выхода блокаЦифровой регулятор можно использовать и для формирования линейных О,интегро-дифференциальных законов управления любого порядка, для чего не" обходимо представить закон управления в виде произведения элементарных передаточных функций, рассчитать их параметры и начальные условия и соединить последова.ельно ряд одинаковых регуляторов цифровых. В этом случае выходные шины 34 и 35 каждого предыдущего цифрового регулятора подключаются соответственно к входным шинам 32 и 33 последующего цифрового регулятора. Причем синхронизация работы всего ряда из нескольких одинаковых цифровых регуляторов, реализующих каждый свою передаточную функцию, осуществляется от одного и того же блока синхронизации 8 и поэтому в этом случае не требуется дополнительных затрат оборудования. формула изобретения 11 9743синхронизации 10 возвращает триггер 14в нулевое состояние, в котором обеспечивается подключение элементом И. 23выхода регистра 4 через элемент за держки на такт 16 ко второму входусумматора 7. В это время на первыйвход сумматора 7 с выхода сумматора 8поступает двоичный код алгебраическойсуммы произведения коэффициентов Ви Д на двоичные переменные вторых равфрядов величинУ,и . Х; )соответственно, которая формируется таким жеобразом, как в предыдущие ю тактовформировалась алгебраическая сумма. произведения коэффициентов А и С на 1двоичные переменные вторых разрядоввеличин )У; )и )Хсоответственно.Сумматор 7 суммирует накопленнуюсумму коэффициентов в регистре 4 с алгебраической суммой произведения коэффициентов В и Д на двоичные переменные вторых разрядов величинУ; 1иХ; соответственно и результат суммирования записывается в регистр 4,В дальнейшем Формирование регулирую- И.щего воздействия выполняется аналогичным образом Каждые 2 и тактов вкольцевых регистрах 5 и 6, содержащих2 л"1 разряд, происходит сдвиг выходного сигнала относительно выходных сигналов блока синхронизации 10,что приводит к совпадению на входахэлементов И 25 и 24. с импульсом втоо рого выхода. блока синхронизации 10следующих разрядов величинУ; 1),Х;иУ; ),Х . Переключение триггером 14 цепи циркуляции кодов регист.-.ра 4 с и разрядов (с выхода элементазадержки 16 ) на и -1 разряд (с выхода регистра 4) обеспечивает сдвиг , ,щинформации в регистре 4 на один разряд относительно выходных сигналовблока синхронизации 10,Спустя 2 л и -1),такт после началацикла формирования сигнала управления в регистре 4 накапливается в;,прямом или дополнительном коде и старших разрядов выходной величины .",знаковый и -ый разряд, которой с выхода сумматора 7 поступает на второйвход блока знака 9 (шина 54) и сдвигается по сигналу, действующему на шине 68 блока синхронизации 10, в первый разряд регистра сдвига 41, из первого разряда которого в это времяво второй разряд сдвигается знак величины ",; 1К моменту начала второго цикла Формирования сигнала управления в и -1 36 12старших разрядах регистров 5 и 6 содержатся двоичные коды величин 1 У 1,)1иХ)соответственно,Формирование сигнала управленияво втором и всех последующих циклахвыполняется аналогичным образом, нос новых начальных условий, которыеавтоматически формируются в предыдущем цикле.Из состава известного ранее цифро"вого регулятора исключены регистр,,элемент И и элемент задержки. Причемэффект упрощения достигается совместно с эффектом расширения функциональных воэможностей, так как предлагаемыйцифровой регулятор позволяет формировать законы управления как первого, так и второго порядка в зависимости от выбора А,В, С, 1) параметров, соответствующих требуемойпередаточной функции, и настройкицифрового регулятора. Цифровой регулятор, содержащий блок настройки, состоящий из первого и второго регистров, блок знака, пер- вый элемент И, второй элемент И, последовательно соединенные блок синхронизации, третий элемент И, первый триггер, четвертый элемент И, первый блок дЬполнительного кода, первый сумматор, второй сумматор, тре97433 б 11й с первым входом второго элемента И,третьим входом девятого элемента И и й вторым входом шестого элемента И,выход которого соединен со вторымз входом первого элемента ИЛИ, выходкоторого соединен со вторым входомтретьего элемента И, выход второгоэлемента И соединен со вторым входомтретьего элемента ИЛИ, выход третьего нблока дополнительного кода соединенсо вторым входом первого сумматора, е- выход первого регистра соединен сего первым входом и вторым входом четвертого элемента И, выход второго с- ф регистра соединен с его первым вхор- дом и вторым входом восьмого элемента И, выход третьего регистра соединен ь- с третьим входом девятого элемента И,о т л и ч а ю щ и й с я тем, что,20 с целью упроцения и расширения функциональных возможностей регулятора, м выход третьего элемента ИЛИ соединен со вторым входом седьмого элемен- а, та И, выход пятого регистра соединен2 со вторым входом второго элемента И,первый выход блока синхронизации сЬедиЮнен с первым входом четвертого триггера, второй выход которого соединенс третьим входом первого элемента И.30 тий регистр, элемент задержки, второблок дополнительного кода, пятый"элемент И, первый элемент ИЛИ, четвертьрегистр, шестой элемент И, последовательно соединенные седьмой элемент Ивторой триггер, восьмой элемент И,третий блок дополнительного кода,последовательно соединенные третийтриггер, девятый элемент И, второйэлемент ИЛИ, последовательно соединеные четвертый триггер, десятый элемент И, третий элемент ИЛИ, пятый ргистр, второй вход которого соединенсо вторыми входами первого, второготретьего, четвертого регистров и шетым выходом блока синхронизации, певый выход которого соединен со вторыми входами первого, второго, третего триггеров, второй выход " с первым входом седьмого элемента И, третий выход - с первым входом третьеготриггера, четвертый выход - со вторьВходом четвертого триггера, пятыйвыход - с третьим входом блока знаквторой выход которого соединен совторыми входами первого и второгоблоков дополнительного кода, третийвыход " со вторым входом третьегоблока дополнительного кода, второйвход - с выходом второго сумматора,второй вход которого соединен с выходом второго элемента ИЛИ, второй входкоторого соединен с выходом первогоэлемента И, первый вход которого соединен с выходом элемента задержки,второй вход - со вторым выходом третьего триггера, первый выход четвертого триггера соединен со вторьи входом пятого элемента И, второй выход " Источники информации,принятые во внимание при экспертизе е 1. Круг Б;И., Александриди Т.М.,Дилигенский С,Н. Цифровые регуляторы.М-П., "Энергия", 1966, с, 153.2, Авторское свидетельство СССРпо заявке 1; 2815952/18-2,кл. 6 05 В 11/26, 1979 ( прототип).исн Ужг ул. Проектная,ен Составитель Л. ВолкТехрей М,Надь Тираж 914дарственного комите изобретений и откр а Н-Зд Раушская нЧ Поа СССтийб оректоо Н Буря