Интегроарифметическое устройство

%48 кторское бюро м щих систем Ю.Брюхомицкая и идетельство ССЕ 1/02, 1974. идетельство СС Р 1/02, 1977.ИФМЕТИЧЕСКО Е УСТносится к обл и и может быть сти вы- испольтеграторы (1). их вычислитеГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР.Изобретение относится к области вычислительной техники и может быть использовано в цифровых вьчислительных комплексах, работающих в системах управления с высокими требованиями к скорости выполнения вычислений.Известны управляющие ЦВМ арифметического типа подобного назначения, обеспечивающие высокую скорость вычисления эпизодических задач, Однако быстродей-.ствие таких вычислителей оказывается недостаточным при решении дифферейци-; альных уравнений и математИческих за 1 висимостей с непрерывнымхарактером иэменеНия переменных. о этом случае в системах управления используются интегрирующие машины, обеспечивающие высокую : скорость вычислений за счет структурно реализуемых операций численного интегриро.вания. ЪИзвестны цифровые инОднако быстродействие так зовано в цифровыхвычислительных комплексах, работающих в системах управления с высокими требованиями к скоростивыполнения операций, Цель изобретения - повышение скорости и точностй вычислений. Поставленная цель достигается введением блока задержки неквантованного приращения интеграла в цепь между формирователем приращения интеграла и элементом 2 И-ИЛИ, регистр и мультиплексор, Предложенное устройство позволяет дополнительно к операциям прототипа выполнять . операции интегрирования с уменьшением на коэффициент, кратный степени двойки.1 ил,лей оказывается недостаточным при решении Эпизодических точечных задач,Известно интегроарифметическое устройство, наиболее близкое по технической сути к заявляемому обьекту, содержащее первый, второй и третий сдвиговые регистры, первый и второй сумматоры, первый, второй и третий элементы 2 И-ИЛИ, первый и второй элементы И, первый и второй элементы задержки, блок формирования приращений, элемейт ИЛИ, причем последовательный выход первого регистра соединен с первым входом "первого элемента И первого элемента 2 И-ИЛИ, со входом первого слагаемого первого сумматора, выход суммы которого соединен с первым входомвторого элемента И первого элемента 2 ИИЛИ, второй вход второго и первый инверсный вход первого элемента И первого элемента 2 И-ИЛИ соединены со входом признака вычисления. подынтегральной функции, второй инверсный вход первого178497534элемента 2 И-ИЛИ соединен-с входом йри- вертому входу импульсов записи "С 4" - синзнака умнокения, выход первого элемента хронизации занесения в блок формйрова 2 И-ИЛИ соединен с последовательным вхо-. ния приращений; выходы переносадом первого сдвигового. регистра, парал- . первого, второго; третьего сумматоров подлельные входы первого, второго сдвиговых 5 ключены соответственно ко входам первого,регистров соединены,с информационным второго и третьего элементов задержки, вывходом устройства "ИНФ", входы занесе- . ходы которых соединены соответственно снйя первого и второго сдвиговых регистров:третьими входами переноса первого ивтосоедйнены соответственно со входами им- рого сумматоров; второй инверсный входпульсовзаписи в первый и второй сдвиго-. 10 первого элемента И первого элемента 2 Ивые регйстрй, взводы управления сдвигом в ИЛИ, инверсные входы второго элемента Исторону младших разрядов первого и второ- второго элемента 2 И-ИЛИ и йервого элего сдвиговых регистров соединены соответ-: мента И и третьего 2 И-ИЛ второй вход .ственно с первым и вторым входами первого элемента И.второго элемента 2 И. "управления сдвигом в сторону младших 15 ИЛИ, первый вход второго элемента Иразрядов первого и второго сдвиговых реги- . третьего элемента 2 И-ИЛИ, второй входстров, последовательнйй выходвторого второго элемейта ИЛИ соединены со вхосдвигового регистра соединен с входом вто-. дом признака умножения; выход элементарого слагаемого первого сумматора, парал- . ИЛИ соединен со вторым входом первого ., лельный выход первого сдвигового 20 элемента И; выход.первогоэлементаЙсое-,регистра соединен с выходом устройства; динен сйоследовательным входом"экстра-вход первого слагаемого второго сумматора полятора, вход занесения экстраполяторасоединен с выходом преобразователя пря- соединен с третьим входом импульса запимого кода в дополнительный, управляющийси, вход сдвйга экстра 11 олятора. соединен свход которого соединен со входом признака 25 третьим входом управления сдвигом, выходотрйцательного кода устройства, информа- экстраполятора подкл 1 очен к выходу"устройциойный вход преобразователя прямого ко- ства 2,да в дополнйтельный подключен к выходу. Но в известном интегроарифметиче,второго элемента 2 И-ИЛИ, выход третьего ском устройстве умножение приращенйяэлемента 2 И-ИЛИ соединен со входом вто интеграла на коэффициент, кратный степерого слагаемого второго сумматора, выход ни двойки, осуществляется масштабировасуммы которого соединен с первым входом нием подынтегральной функции припервого и прямым входом второго элемен- . положительном коэффициенте или введени-. тов И, первый вход элемента ИЛИ и инвер- ем добавочной операции интегрированиясный вход второго элемента И подключены 35 масштабный интегратор), еслй показателько входу признака квантования прираще- степени при коэффициенте отрицательный.ния интеграла, выход второго элемента И, ИспольЗование известного интегроарифмеподключен к последовательному входу тического устройства приводит к потеретретьего сдвигового регистра; вход управ- времени на реализацию добавочной операленйя сдвигом в сторону младших разрядов 40 ции интегрирования прй использованиикоторого соединен со вторым входом управ-: масштабных интеграторов и к уменьшениюлениясдвигом всторонумладших разрядов точности вычислений йри умножении подустройства, последовательный выходтреть- ынтегральной функции на коэффициентего регистра соединен спервыми входами кратный целой степени двойки (2, /а/ =первых элементов И второго и третьего 45 =.0,1,.,А),таккакприаОнеиспользуютсяэлементов 2 И-ИЛИ; параллельный выход . в вычисленияхмладшие а разрядов подынтретьего сдвигового регистра соединен с тегральной фуйкции, а при а0 - старшиевыходом устройства; последовательнь 1 й вы- а разрядов,ход второго сдвигового регистра соединен.Цельиэобретения-повышениебыстросо входом суммирования блока формирова действия и точности вычислений, расшире-ния приращения, последовательный выход .ние функциональных воэможностей.первого сдвигового регистра соединен со Поставленнаяцельдостйгаетсятем,чтовходом переноса блока формирования при- в известное интегроарифметическое устращений, вхоц его аргумента соединенс, ройство, содержащее первый, второй й треинформационной шиной устройства; выход 55 тий сдвиговые регйстры, первый и второйблока Формирования прйращений соеди- сумматоры, первый, второй и третий эле.нен с прямым входом второго элемента И менты 2 И-ИЛИ, первый и второй элементывторого элемента 2 И-ИЛИ и с первым вхо- И, первый и второй элементы задержки,дом второго элемента И третьего элемента блок Формирования приращений, элемент2 И-ИЛИ, вход занесения подключен к чет- ИЛИ, введен блок задержки неквантовогоприращения интеграла в составе третьего . регистров подключены соответственно ко элемента задержки до 2 Атактов, четвер- входам первого и второго слагаемого сумтого регистра, мультиплексора, причем вы- матора 4, выход переноса которого соедиход блока формирования приращений нен со входом первого элемента задержки подключен к первому информационному 5 11 и через его выход подключен ко входу входу мультиплексора и ко входу третьего переноса первого сумматора 4; первый и элемента задержки, 2 Авыводов которого второй входы второго элемента И и первого соединены с информационными входами отэлемента 2 И-ИЛИ 6 соединены соответствторого до 2 А мультиплексора, выход кото- венно с выходом суммы"Первого сумматорарого соединен с прямым входом второго 10 4 и со входом "Пург" признака вычисления элемента И второго элемента 2 И-ИЛИ и со подынтегральной функции 21; последовавторым входом второго элемента И третье-: тельный вход первого сдвигового регистра го элемента 2 И-ИЛ И, вход занесения парал соединен с выходом первого элемента 2 И-лельйого кода четвертого регистра ИЛИ 6, прямой первый и второй инверс-. соединен со входом подачи коэффициента 15 ные входы первого элемента И которого ц в степени. константы сдвига, входустанов-соедийены соответственно с "последоваки четвертого регистра подключен ко входу тельным входом первотбЧ.двигбвогореги-признака умножения приращения интег- стра 1, со входами "Пург" признака рала на коэффициент, кратный целой степе-вычисления подынтвгральной функции 21, ни двойки, вход сброса В четвертого 20 "Пгп" - признака умножения 22, вход "Пгп" регистра соединен со входом признака ум-признака умножения 22, кроме того, подножения, параллельный выход четвертого . ключен ко второму входуйервбго ик йнверрегистра соедийен со входом управления снаму входу второго элемента И второго мультиплексора элемента 2 И-ИЛИ 7, к инверсному входуСопоставительных анализ существен первого и к первому входу второго элемен- . ных признаков заявляемого технического тов И третьего элемента 2 И-ИЛИ 8 и ко решения с признаками прототипа позволя- второму входу второго элемента ИЛИ 16; ет выявить следующие новые признаки у вход синхронизации занесенйя"в первый 1 заявляемого интегроарифметического уст-и второй 2 "двиговые регистры соедйнейы " ройства; наличие блока задержки некванто соответственно с первь 1 Мвходом "С 1" 23 и ванного приращения интеграла в составе вторым входом "С 2" 24 импульсов записи, третьего элемента задержки четвертого ре- входы управления сдвигомв сторойу млад-" .гистра и мультиплексора,. ших разрядов регистров 1, 2 соединены с. первым входом "О 1" 25 уйравления сдви-"В предлагаемом интегроарифметиче гом, входы суммирования и переноса блока ском устройстве введение новых призна- формирования прйращения 13 соединены ков по отношению к прототипупозволило соответственно с йоследовательйым выхо- повысить быстродействие и точность вычис-: дом второго сдвигового регистра 2 и с по- лений, расширить функциональные воз- следовательным выходом первого мокности за счет введейия дополнительно 40. сдвигового регистра 1. вход занесения блок операциям прототйпа новых операцйй ин-ка формирования приращений подключен тегрирования с умножением на коэффици- к четвертому входу импульсов записи "С 4" ент, кратный степени двойки, 26; выход блока формирования приращеНа чертеке изображена структурная ний 13 соединен со входом третьего эле- схема предлагаемого интегроарифметиче мента задержки 18 и с первым информаского устройства; . ционным входом мультиплексора 20, инИнтегроарифметическое устройство со- формационный вход преобразоватсля держит первый 1, второй 2, третий 3 сдвйго- прямого кода в дополнительный 14 соедивые регистры, первый 4 и второй 5. нен с выходом второго Элемента 2 И-ИЛИ сумматоры, первый 6, второй 7, третий 8 50 7; его управляющий вход соединен со вхо- элементы 2 И-ИЛИ,первый 9,второй 10 эле- . дом признака отрицательного кода "Пг" менты И первый 11, второй 12 элементы27, выход преобразователя прямого кода в задержки, формирователь приращений 13, дополнительный соединен со входом перпреобразователь прямого кода в дополни- вого слагаемого второго сумматора 5; втотельный 14, экстраполятор 15, элемент ИЛИ 55 рой и третий входы второго сумматора 5 16, блок задержки неквантованного прира- соединены соответственно с выходами щения интеграла 17 в составе третьего эле-третьего элемента 2 И-ИЛИ 8 и второго мента задержки 18, четвертого регистра 19, элемента задержки 12, вход которого соемультиплексора 20, причем последователь- динен с выходом переноса второго сумные входы первого 1 и второго 2 сдвиговых "матора 5; выход суммы которого подклю7 1784975 . 8чен к прямому входу второго элемента И 10 ПЛсг=. О, Пург= О, Па =О), Выполнение любой и к первому входу первого элемента И 9, из 8 операций интегрирования может совторой вход которого соединен С выходом йровождаться умйожением неквантованноэлемента ИЛИ 16, инверсный входвторогого приращения интеграла на коэффициент элемента И 10 и первый вход элемента ИЛИ 5 2+.16 соединены со входной шиной "Пйу" при- Выполнение операций умножение-.с ознака квантования приращения интеграла жение л = ух+ В, умножение - вычитание= 28, выход второго элемента И 10 соединен =-й + ух нэчйнается после поступления по с последовательным входом третьего сдви- информационному входу 32 "ИНФ" множиго егистра 3:вход управления сдвигом 10 мого у, множителя х, заносимых через пав сторону младших разрядов которого сбе- " раллельнь 1 е входы сдвигового ре с ргит а 2 и динен со вторым входом управления сдви- блока формирования приращений 13 в магом всторонууправления сдвигоммладших менты времени, сбответствующие поступаразрядов устройства 02 29, последова- ющим по входным шинам 24, 26 сигналам тельный выход третьего регистра 3 соеди синхронизации занесения в регистр 2(С 2) и нен с йервыми входами первых элементов в блок Формирования приращений 13 (С 4), Ивторого 7 итретьего 8 злементов 2 И-ИЛИ; Операнд В является результатом предь 1 дупоследовательйый вход экстраполятора 15 щей операции икначалу рассматриваемых соединен с выходом первого элемента И 9, операций хранится в сдвиговом регистре 3, вход занесения с третьим входом "СЗ" 30 20 После занесения в интегроэрифметическое импульса запйси, вход" сдвига" соединен с устройство необходимо для операций умно- третьим входом "ОЗ" 31 управления сдви- жение-сложение,"умножение-вычитание том экстраполятора; информационный вход информации нэ входы управления сдвигом устройства ИНФ 32 подключен к"параллель- э сторону младших разрядов сдвиговых ре-: ным входам первого 1 и второго 2 сдвиговых 25 гистров 2, 3 йодэют соответственно сигналы регистров, ко входу аргумента блока форми со входной шины 25, О 2 со входной шины рования приращений 13; параллельные вы. При этом код множимого у с последоваходы первого 1, третьего 3 сдвиговых тельного выхода сдвигового регистра 2 по- регистров, выход экстраполятора 15 под- - ступает нэ вход суммирования блока ключен к выходу устройства 33; в блоке 30 формирования приращений 13. На вход пе, зэдержки неквантованного приращения ий- реноса поступает нулевая информация с потеграла 17 2 Авыводов третьего элемента следовательного выхода регистра 1, С задержки 18 соединены с информацион- . выхода блока формирования приращений нымй входами от второго до 2 А мультиплек снимается последовательный кодсора 20,выходкоторогосоединенспрямым 35 произведения, имеющего удвоенную раз-входом второго элемента И второго алеман- . рядность по сравнению с разрядностью сота 2 И-ИЛИ 7 и со вторьм входом второго множителей у и х, через первый вход элемента И третьего элемента 2 И-ИЛИ 8, мультиплексора 20 блока задержки некванпэраллельйый входчетвертого регистра 19 тованного приращения интеграла 17, втои вход-синхронизации подключены ко вхо рой элемент И элемента 2 И-ИЛИ 8 дам о подачи коэффициента ц степени кон-, заводится на второй вход сумматора 5, простанты сдвига 34 и "Паг" 35"подачи хождениепервого входа нэ выход мультипризнэкэ умножения приращения интег- . плексора 20 обусловлено тем, что регистр 19 рала на коэффициент, кратный целой степе- . блока зэдеркки неквантовэнного приращени двойки устройства, соответственйо, вход 45:ния интеграла 17, задающий код номера сброса четвертого регистра соединен со направления на управляющий вход мульти- входом признака умнокения фПгп" 22, Па- плексорэ 20, признаком Пв =- 1 при выполраллельный выход четвертого регистра нении операции умножение-сложение, соединей со входомуправления мульти- умножение-вычитание, устэнавливается в мплексора 20., 50 нулевое состояние. На вход первого слагаИнтегроарифметическое устройство ра- емого сумматора 5 при выполнении опера- . ботает следующим образом. В зависимости ции умножение-сложение (Пв = 1, Пя = О)от значений входных признаков Пург, ПВг, через первый элемент И элемента 2 И-ИЛИ Пгг, Па, Па в устройстве могут выполняться 7; через преобразователь прямого кода в 6 модификаций операций интегрирования 55 дополнительный 14 поступает неизменное по формуле трапеций, определяемых сочв- значение Й с последовательного выхода танием признаков ПВг, Пкг, ПуКг, Па =1 при . сдвигового регистра 3 при сдвигев стороПгп - О, операции умножение-сложение ну младших разрядов. При выполнении (при Пт = 1, Пю - О, Пйг = О, Пэ = 0), операции умножение-вычитание(Па =1, умножение-вычитание (при Пт1, Пхг - 1, Пх = 1) последовательный код операнда че178497512где знак " " над функцией или приращени- сумматора 4, фармируащего Ург(1+1) и бла. ем обозначает ограничение разрядности каформировэния приращений 13, вычисля- мантиссы до Иразрядов (от 1 до К-), 1 ощего значение 75 рцг(+1), Если Пург=.О, та разряд "О" - знак;содержимое регистра,1 Ург прл сдвиге пеР(г) - оператор выделения на пере резаписывается через первый элемент И именной г разрядов от а до Ь; элемент 2 И-ИЛИ 6. При ПуО=1 в регистр 1ОЩ+1) - остаток квантования пере- через втарал элемент И элемента 2 И-ИЛИ 6менной УМ в точке (1+1). записывается новое значение Ург(1+1) с выРассмотрим вычислительный процесс хода сумматора 4. Б блоке формированиявыполнения одной операции интегрирова приращений 13 Ург задеркивэется на 1 ния в (1+1)-м шаге решения. Выполнение тэктитакимабразамобеспечивается сдвигоперации начинается после поступления че- в сторону младших разрядов приращений рез информационный вход 32 приращений дУрг(1+1) поотношению к подынтегральнай Ург(1+1), Усг(+1) падынтегральной функ-функции Ург 1 на один такт, что необходимо ции Ург 1 соответственно на входы парал для вычисления величийы Ург 1+1 Е 2 лельного занесения регистров 1, 2 и тУрг(1+1), Г 1 алученное значение Ург 1+1/2 преобразователя 14, синхронизация зане- чУрг(1+1) умножается на приращение сения в которые осуществляется сигналамиеУс 1(1+1), поступающее как множитель па вхаС 1, С 2, С 4, поступающими на входы занесе- ду "ИНФ" 32.ния регистров 1, 2 и преобразователя кода 20 На выходе блока формирования прира, со входов 23, 24, 26. Кроме того, для щений 13 формируется младшими разоядаопераций., выполняемых с. квантованием мй вперед 2 К - разрядное приращение приращений (ПЛг), в экстраполятор. 15 че- су Яраг(+1), которое поступает на вход элеменрез его информационный вход, по импульсу тэ задержки 18 и на первый вход мульти- записи СЗ со входной шины 30 осуществляплексара 20; Максимальная длинаэлемента ется занесение остатка ОУЫ, поступающего задержки 18 составляет (2 А) тактов. Выхопо входу 32 "ИНФ". По шинам 21, 27, 28 в ды 1,2, , 2 Аэлемента задержки 18 заве- устройство поступают признаки: Йург, Пгг, . дены на входы 2, 3, .2 А мультипекса 1,а 20; ПВг, определяющие тип операции йнтегри-.Выбор номера входа мультиплексора 20, ко рования: с инверсией приращениячЯрцг(1+1) 30 тарый пройдет на его выход, определяется(Пгг=1), или без инверсии (ПгО), с образо- управляющими входами мультиплексора 20, ванием Ург(1+1) (Пург=1) или без изменения . соединенными с парэллельнь м выходом ре, Ург 1 (Пург=О) с квантованием результатагистра 19. Если умножение на коэффициент ; (Пйа=-1) или без квантования (Пег.=О), При-величины георг(1+1) не производится (а=:О), взнаки Пург, Пгг, Пйг должны сохранять свои ЗБ регистр 19 через шину 34 заносится величи. значения в течение всей длительности вы- нэ(ц =А+О+А) и А-й выход(средняя тачка) полнения операции, . элемента задержки 18 через (А+1)-й входДля обеспечения возможности умноже- мультиплексора 20 проходит на выход блокания неквантованного приращения интегра- : задержки неквэнтавапнага приращения инла тЯрг(1+1) на коэффициент 2 перед 40 теграла 17. При умножении величины началом интегрирования на вход с 34 уст- . ч 3 рг(1+1) нэ коэффициента0 суммарная ройства подается величина с 1. =- А + а (А - задержка прира щения . Ярг(1=1) в блоке максимально возможное значение а), кото увеличивается относительно случая а = О рая через 0-входы регистра 19 па положи- на а тактов, т.к, увеличивается ц= А+а и тельному фронту входного призйака Паг, 45 содержимое регистра 19, следовательно, поступающего на вход 35, заносится в ре- на выход мультиплексора 20 и блока загйстр 19 держки 17 проходит не А-й выход элементаПосле занесения в интегроарифметиче- задержки 18, э выход А+а. При умножениискае устройство необходимой для начала приращениями Зрг(1+1) на коэффициент аО, вычислений информации и установления на 50 с =- А+ (-а), т.е, с меньше, чем для а = О, и на входах 21, 22, 28 признаков оггераций интег- выход мультиплексора 20 и блока задержки рирования на входы управления сдвигом в 17 проходит более "ранний" па сравнению сторону младших разрядов регистров 1, 2, 3 с а = 0 выход А-э элемента задержки 18, т.е.и экстраполятора 15 со входных изин 25, 29, суммарная задержка приращения "георг(1+1) 31 соответственно поступают сигналы сдви в блоке 17 уменьшается па срэвненюо с га С 1, О 2, С 13, причем количество тактов а =О.сдвига 01 равно И+1, С 2 и С 3 - 2 И. Значе- На выходе блока задержки неквэнтаг ния приращенийУрг(1+1) и подынтеграль- ванного прлращения интеграла 17 форминой функции Ург 1 с последовательных руется произведение чЯрг(1+1)+2, которое выходов регистров 1, 2 поступают на входы через второй элемент И элемента 2 И-ИЛИ 71017849759 рез первый элемент И элемента 2 И-ИЛИ 7 д Ярцг(1+1) = (Ург 1+1/2 тУрг(1+1 поступает в преобразователь прямого кода ч Уц(1+1), .. (3) в дополнительный 14, где осуществляется его инвертирование с преобразованием в гдеУрг(1+1),)Уц(1+1)-сооТвеетственно придополнительный код, и величина(-Я) с выхо ращения подынтегральной функции Ур и Да преобразователя 14 заводится на вход переменной интегрирования Уцг-й опера- первого слагаемого сумматора 5, Результат ции интегрирования на (1+1)-м шаге решебперации умнокение - сложение к = ух )- я ния, вцчисгляемые в процессе решения . при умножении - вычитании л =- ух -Я с выхо- РСУШ (2) да сумматора 5 через элемент И 10, откры Для подготовки следующего(1+2)-го шага Фый, т,к. на входной шине 25 признак Пйзг= решенгиня пгривйполнении гпх операций инб, заводится на последовательный входф тегрйрования на(1+1)-м шаге,кромевычис двигового регистра 3 при сдвиге в сторону: лений приращения 1 тЯрцг(1+1), необходимо . младших разрядов. Результат выполнеййявычислять значенле Ург(1+1),При этом неьпераций умножение-сложение, умноже обходимо иметь ввиду, что одно и то же . иие - вычитание остается в регистре 3 и по- значенйе Ур может использоваться для выступает на выход устройства 33 числения нескольких 7 Ярцг(1+1) и в связи сЕсли сомножители х; у имеют разряд- этим формирование Ург(1+1) допустимо Йость К с учетом знака двойчных разря)г ов, " только в случае, когда данная переменная произведение имеет разрядность ".К, 20 Ургвпоследний раз на шаге(+1) используринимая, что исполнение операций мно- етсядля вычисления приращения 9 Ярцг(1+1) Жение-сложение, умножение-вь,читание . и выражение для вычисления Ург(+1) имеет Йачинается в 1-м такте после считы" ания вид операндов сигнала 0.1, 02 управление сдвигом регистра 2, 3 в сторону младших раз Ург(1+1) = Ург 1+ ПургуУрг(+1), (4) фядов должны содержать К и 2 Кт-зктор с 1 го по (+К)-й и (1+1 К)-й такты, в+2 К)-где Пург- призйанк разрешения формйрова- М такте результат операции може." ,считы- ния новотог значения подынтегральной Йаться через выход 33 устройстеа. В личинс.функции Ург(1+1) в г-й операции интегриро(в количестве тактов) выбирается достаточ вания, ной для записи в интегроарифметическое . " Приращения Щ+1) РСУШ (2) вычисля- устройство сомножителей Х, У.:г . . ется последовательново времени и в своюОперация численгногоинтегпррованияв очередь расчет каждого приращения . интегроарифметическом устройстве ис- чЩ+1) требует выполнения (1-ц) операций пользуется для приближенною ычисления 35 интегрированйя, которые могут отличаться приращений интеграла Стилктзьеса на шаге прйзнаками Пкг и Пург, Момент окончания с =, х)+1- х), вычисления приращения УК(1+1) (строкиРСУШ) фиксируются признаком ПВг, при х + 1. . - нимаящим значение "1" или и 0", значение ОЯрц(1+1) =УрцУр. (1) 40, "1" которого свидетельствует, что процесс "суммирования в выражении (2) окончен.Алгоритм реализацииг-й операции необходимом для решения разностных : . интегрирования по формуле трапеции в СУШ, к которым по известной методйке сво- интегроарифметическом устройстве, обесдятсяисходныематематическоевыражения 45 печивающем решение РСуШ (2) с учетом йри отработкенепрерывных пРоцессов.: процесса квантования. обусловленного огРазностная СУШ (РСУШ) имеет вид:раничением разрядной сетки переменных иприращений, имееГ вид: ту Щ+1) =9 Ярсц(1+1) + (-1) к 2 3 с =2, Зп: 50 гУрг(1+1) = Ург 1+ Ург(1+1)Пург; р=0,1, , и; ц=1,2, , и, (2)1)Ярг(1+1)=(Ург 1+ 1/2 У = х, У = 1; /а/ = О, 1, , А, : рУрг(1+1акУрг(1+1), где пк) - признак, принимакгший значение -ням(нн 1) =чгзгг 1) ггг 1) пгн гг 1) + О или 1, в зависимости от того, с каким+ 1 Ярг(1+1)(-1)2. знаком, согласно исходному математиче ту(1+1)=ПВгсуЯ,г(1+1), (5); . скому выражению, приращение интеграла, АНУЕ(1+1) = Р,- )Г 9%(+1) + -Ярц(+1) зходит под знак суммы+ ОУЩВычисление приращения ЧЯРцг(1+1) для ОЩ+1 = Р 2 чи ( уУ 3 с(+1) +РСуШ (2) осуществляется известным мето- + Оущ дом по формуле трапеций:14 1784975 13 проходит на преобразователь прямого кода в дополнительный 14, где при Пхг = 0 проходит без изменения на вход первого слагаемого сумматора 5, а при П 2 г - 1 инвертируется с преобразованием в допол нительный код и так же поступает на вход первого слагаемого сумматора 5. Если при выполнении предыдущей (г)-й операции интегрирования оканчивалось вычисление очередной строки РСУШ Пйг(г) 1, содер гдЕ У 1 = х, У 2 = /Х = У; УЗ = 1 //Х = 1/У; У=1/х=У,Время вычисления функции У = /х в известном (Т) и предлагаемом (Т") соответственно равны Т = 5 Т, Т." = 41 (т - время выполнения операции интегрирования), и выигрыш в скорости вычислений составляет 20%.Использование предлагаемого устройства позволяет так же повысить точность вычисления, Последнее обеспечивается тем, что во-первых, операция умножения на коэффициент брц = 2 применяется по отношению к произведению бЯрц = Ур+бУц, а не к сомножителям Ур или бУц, во-вторых, тем,жимое регистра 3 очистилось при сдвиге и в г-й операции на вход второго сумматора 5 поступает нулевая информация из регистра 3 и приращение без изменения записывается в регистр 3 через элемент И.10, если 15 Пйг= О, или через элемент И 9 поступает в что умножение осуществляется перед кванэкстраполятор 15, если ПВг = 1, Если тованием бЯ, а квантованию подвергаетсяПЩг) = О, то после (г)-й операции интег- величина 2 бЯ.рирования в регистр 3 через элемент И 10 Действительно, если подынтегральнаязаписалось значениегЯ (г)(1+1), которое в 20 функция Ур мала, умйожение ее на коэффиг-й операции складывается в сумматоре с циент 2 может привести к значительномуаприращением 7 Ярцф+1)(-1) и полученное искажению решения ввиду"пропадания".значение чЯ,г(1+1) записывается в регистр 3 младших разрядов Ур. 8 предлагаемом устпри ПВг = 0 или проходит в экстраполятор ройстве все разряды Ур сохраняются, а раз 15, если Пткг= 1. В экстраполяторе 15 при рядность произведения бЯ - (К+и) вышеращение дЯф+1)Пйг = дУЩ+1) суммиру- разрядности Ур - (М) и пропадания инфорется с остатком ОУИ. После выполнения мации неимеетместа,операции новое. значение остатка ОУ 1(1+1) Использование предлагаемого устройи квантованное приращение Щ+1) выда-ства по сравнению с прототипом обеспечиются на вход устройства 33. 30,вает повышение скорости и точности, Использование предлагаемого устрой- вычислений, что позволяет повысить произства позволяетувеличить скорость вычисле- водительность при.решении задач, снизитьния реализуемой в цифровых интеграторах. - на 30% стоимость решения задачи.системы уравненийШеннона .Временные диаграммы внешних сигна 35 лов при выполнении операций умноженияЦ сложения; умножения-вычитания, интегри,бУМ = Х Ь РЧУРбУЧ: рования, интегрирования с умножением накоэфф ц ент, представлены на рис. 2, 3, 4соответственно, где:Р 0 1 ." с . "40. тогр - время обращения к памяти пок = 2, 3, .;., Й шине ИНФ,й - разрядность операндов с учетомесли коэффициенты рц являются положизнака,тельни или отрицательными степенями Управляющие сигналы С 1, С 2, СЗ, С 4, О 1- двоики(а - 0,1,2, ,1 2, , ). 45 С 13, П рг, Пт, Пгг, Пйсг, о, Пг устроистваВыигрыш в быстродействии обеспечи- являются разрядами микропрограммы ковается тем, что в предлагаемом устройствеобеспечивается совмещение во времени .соответствии с микропрограммами опера-процесса вь сле про 3 еде бЯРЧ ций, Микропрограммы строятся на основемикропрограммы, приведенной на рис. 2,кратного вычйсления последовательнойоперации интегрирования с умножением накоэффициент с инверсией приращения инЦИЛ зависимости у = х путе численного тег ала о ми о нтеграла, формированием нового значенияинтегрирования системы следующих урав 55 подынтегральных функций без квантованиянений ШеннонабУ 2 = 1(2+УзбУ 1, . приведен в табл. 1,Формула изобретенияИнтегроарифметическое устройство,б 3=-4 2,содержащее первый, второй и третий сдви10 говые регистры, первый и второй сумматоры, первый, второй и третий элементы 2 ИИЛИ, первый и второй элементы И, первый и второй элементы задеркки, блок формирования приращений, преобразователь прямого кода в дополнительный, зкстраполятор и элемент ИЛИ, причем последовательный выход первого сдвигового регистра . соединен спервьм входом йервого элемента И первого элемента 2 И-ИЛИ и входом первого"слагаемого первого сумматора,вь 1- ход суммы которого соединен с первым входом второго элемента И первогоэлемента 2 И-ИЛИ, вторые входы первого и второго элементов И которого соединены с входом признака вычисления подынтегральной функции устройства, выход первого элемента 2 И-ИЛИ соединен с последовательным входом первого сдвигового регистра, по-.следовательный вь 1 ход второго сдвигового . регистра соединен с входом второго слагаемого первого сумматора, вход первого слагаемого второго сумматора соединен с выходом преобразователя прямого кода в дополнительный, управляющий вход которогосоединен свходом признака отрицательного кода устройства, информационный вход преобразователя прямого кода в дополйительный подключен к выходу второго элемента 2 И-ИЛИ,. выход третьего элемента 2 И-ИЛИ соединен с входомвторого слагаемого второго сумматора, выход суммы которого соединен с первыми входами первого и второго элеменов И, первый вход элемента ИЛИ и второй вход второго эле-мента И подключены к входу признакаквантования приращения интеграла устройства, выходвторого элемента И подключен к последовательному входу третьего сдвигового регйстра, последовательный выход третьего регистра соединен с первыми входами первых элементов И второго и третьего элементов 2 И-ИЛИ, выход элемента ИЛИ соединен с вторым входом первогоэлемента И, последовательный выход второго сдвигойого регистра соединен с входом суммировайия блока формирования приращений; выходы переноса первого и второго сумматоров подключены соответственно к входам первого и второго элементов задержки, выходы которых соединень 1 с входами переноса собтветственно первого и второгосумматОров, последовательный выход пЕрвого сдвигового регистра соединен с входом переноса блока формирования приращений. последовательный вход зкстраполятора - с выходом первого элемента И, вход признака умножения устройства - с третьим входом первого Элемента И первого элемента 2 И-ИЛИ, с первым входом второго и вторым входом первого элементов И второго элемента 2 И-ИЛИ, с вторым входом первого и йервым входом второго элемЕнтов И третьего элемента 2 И-ИЛИ, с вторым входом элемента ИЛИ, информационный вход устройства соединен с параллельйыми входами первого и второго сдвиговых регистров, входом аргумента зкстраполятора и входом аргумента блока формирования приращений; входы занесения которых соединены-соответственно с первого по четвертый входами импульсов записи устройства, обьединенные входы управления сдвигом первого и второго сдвиговых 20 регистров, вход управления сдвигом третьего сдвигового регистра и вход сдвига экстрапалятора соединены соответственно с первым, вторым и третьими входами управления сдвигом в сторону младших разрядов 25 устройствавыходы первого и третьего сдвиговых регистров и экстраполятора соединены с вь 1 ходом устройства, причем второй и третий входы первого элемента И первого элемента 2 И-ИЛИ; первый вход 30 второго элемента И, второй вход первого элемента И третьего элемента 2 И-ИЛИ выполнены инверснь 1 ми. о т л и ч а ю щ е.е с я тем, что, с цель о повышения быстродействия и точности вычислений, в него введен 35 блок задеркки неквантованного прираще- .ния интеграла, содержащий элемент задержки, регистр и мультиплексор, причем вход элемента задержки и первый информацион- ный вход мультиплексора соединены с выходом блока формирования приращений, выходы элемента задержки соединены соответственно с второго по (и+1)-й информационными входами мультиплесора, где й-разрядность аргумента, управляющий вход которого соединен с выходом регистра, выход мультиплексора соединен с вторыми входами вторых злемейтов И второго и третьего элементов 2 И-ИЛИ, параллельный вход и вход синхронизации50 регистра подключены соответственно к входу степени константы сдвига и входу признака умножения приращения интеграла на коэффициент устройства, вход установки регистра соединен с входом прйзнака умножения интеграла устройства.1784975 Уых,27 гв Составитель Л, БлиноваТехред М,Моргентал. Корректор Е, Папп Гедакто иэводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина Заказ 4365Тираж ; :. . Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., 4/5