Цифровой фильтр

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 17 836 А 1 ИЗОБРЕТЕНИЯ ИСА ИДЕТЕЛЬСТВ К АВТОРСКОМ овательский к 86.ССРвцела евого дельта-моение накапливаржит (фиг,1) блок 2 интервала реаблоки 3,1-3.(2 К), ительный блок 3.1 я, певый выделивыделитель 6 за- ИЛИ, счетчик 8 тель 9 переднего 10. ВычислительГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(56) Авторское свидетельство СМ 1425838, кл. Н 03 М 304, 19Авторское свидетельство СЬ 1695493, кл. 6 06 Г 15/353, 2(57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано в системах обработки изображений, корреляционного и спектрального анализа и т.п, Цель изобретения - расширение области применения за счет обнаружения сигнала и определения периодограммы при наличии шума. Цифровой фильтр содержит блок центрирования, счетчик интервала реализации, вычислительные блоки, первый вычислительный блок содерИзобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки изображений, корреляционного и спектрального анализа и т.п.Цель изобретения - расширение области применения, за счет обнаружения сигнала и определения периодограммы при наличии шума,На фиг.1 приведена структурная схема цифрового фильтра; на фиг.2 - выполнение совокупности блока центрирования, компа(51)5 Н ОЗ Н 17/06.6 06 Р 15/353 Н ОЗ М 3/04 жит компаратор нуля, первый выделитель переднего фронта выделитель заднего Фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднего Фронта, буферный регистр . Второй вычислительный блок содержит многоуровневый дельта-модулятор, первый выделитель переднего фронта, выделитель заднего фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднегь Фронта, буферный регистр; 1-й вычислительный блок содержит входной буферный регистр, вычитатель, первый выделитель переднего фронта, выделитель заднего фронта, элемент ИЛИ, счетчик импульсов, второй выделитель переднего Фронта, выходной буферный регистр; )-й вычислительный блок содержит преобразователь кода, первый и второй перемножители первый и второй накапливающие сумматоры, выделитель модуля. Указанная совокупность признаков позволяет достигнуть указанной цели. 2 з.п.ф-лы, 3 ил. ратора нуля и многоуровн дулятора; на Фиг.3- выполн ющих сумматоров,Цифровой фильтр соде 1 центрирования, счетчик лизации, вычислительные К 3, (на Фиг.1 К=З), вычисл содержит компартор 4 нул тель 6 переднего фронта, днего Фронта, элемент 7 импульсов, второй выдели фронта, буферный регистрп 0 ный блок 3.2 содержит многоуровневый дельта-модулятор 11, первый выделитель 5 переднего фронта, вцделитель 6 заднего фронта, элемент 7 ИЛИ, счетчик 8 импульсов, второй выделитель 9 переднего Фронта, буферный регистр 10. Вычислительный блок 3,1, 1 = З,к содержит входной буферный регистр 12, вычислитель 13, первый выдели- тель 5 переднего фронта, выделитель 6 заднего фронта, элемент 7 ИЛИ, счетчик 8 импульсов, второй выделитель 9 переднего фронта, выходной буферный регистр 14. Вычислительный блок 3,), ) = 1+1,2 К содержит преобразователь 15 кода, первый и второй перемножители 16 и 17, первый и второй накапливающие сумматоры 18 и 19, выделитель 20 модуля.На Фиг,1 обозначены информационный вход 21 фильтра, тактовый вход 22, первый и второй установочныс входы 23 и 24, первый 25, вторые 26 и третьи 27 выходы многоуровневого дельта-модулятора 11, первые - (2 К)-е информационные выходы 28.1-28(2 К) Фильтра.Совокупность блока 1 центрирования, компаратора 4 нуля и многоуровневого дельта-модулятора 11 содержит (фиг.2) первый 29 и второй 30 перемножители, двоичный сумматор 31, вычитатель 32, буферный регистр 33, аналого-цифровой преобразователь 34, информационный вход 35, тактовый вход 36, первые 37 и вторые 38 установочные входы, первый 39 и вторые 40 выходы дельта-модулятора, третьи выходы дельта- модулятора 41, выход 42 компаратора нуля.Накапливающий сумматор 18(19) содержит двоичный сумматор 43, первый 44 и второй 45 буферные регистры, информационные входы 46, тактовый вход 47, вход 48 обнуления, выходы 49,В вычислительном блоке 31 выход компаратора 4 нуля через первый выделитель 5 переднего фронта и выделитель 6 заднего фронта подключен к первому и второму входам элемента 7 ИЛИ, выход которого соединен со счетным входом счетчика 8 импульсов, выход второго выделителя 9 переднего фронта подключен ко входуобнуления счетчика 8 импульсов, выходы которого соединены с информационными входами буферного регистра 10. В вычислительном блоке 3,2 выход выделителя 6 заднего фронта соединен с первым входом элемента 7 ИЛИ, выход которого подключен к счетному входу счетчика 8 импульсОв, ВыхОДО первого 5 и второго 9 вцделителей переднего фронта соединены соответственно со вторым входом элемента 7 ИЛИ и входом обнуления счетчика 8 импульсов, выходы которого подключенц к информационным входам буферного регистра 10, В каждом ЗЛ вцчислительном блоке ( - З,К) выхода входного буферного регистра 12 соединенц с первыми входами вцчитателя 13, выход выделителя 6 заднего Фронта соединен с первцм входом элемента 7 ИЛИ, выход которого подключен к счетному входу счетчика 8 импульсов, выходы первого 5 и второго 9 выделителей переднего фронта соединены соответственно со вторым входом элемента 7 ИЛИ и входом обнуления счетчика 8 импульсов, выход которого подключены к информационным входам выходного буферного ре истра 14, В каждом 3.) вычислительном блоке О = К+ 1,2 К) первье и вторые выходы преобразователя 15 кода соединены с первыми входами первого 16 и второго 17 перемножителей, выходы которых подключены к информационным входам накапливающих сумматоров 18 и 19 соответственно, выходы которых соединенц с первыми и вторыми входами выделителя 20 модуля,Тактовые входы всех накапливающих сумматоров 18 и 19 вычислительных блоков 3,(К+1)-3,(2 К), тактовый вход блока 1 центрирования, вход счетчика 2 интервала реализации, тактовый вход многоуровневого дельта-модулятора 11 вычислительного блока 3.2. входы разрешения записи входных буферных регистров 12 вычислительных блоков 3,3 - З,К обьединены и являются тактовым входом 22 фильра, информационным входом 21 которого является информационный вход блока 1 центрирования, первым 23 и вторым 24 установочными входами фильтра являются соответствую. щие установочные входы блока 1 центрирования, выход которого соединен со входом комкаратора 4 нуля вьчислительного блока 3,1 и информационным входом многоуровневсго дельта-модулятора 11 вычислительного блока 3.2, первый выход 25 которого подключен ко входам вь 1 делителя 6 заднего фронта и первого выделителя 5 переднего фронта, вычислительного блока 3.2 и к первому информационному входу входного буферного регистра 12 и второму входу вцчитателя 13 вычислительного блока 3,3. Вторые выходы 26 многоуровневого дельта- модулятора 11 вычислительного блока 3.3 соединены со вторыми информационными входами буферного регистра 12 и третьими входами вычитателя 13 вычислительного блока 3,3, Первый выход вычитателя 13 вычислительного блока З,в (гп = З,К) подключен ко входам выделителя 6 заднего фронта и первого выделителя 5 переднего фронта одноименного вычислительного блока и к первому информационному входу входногобуферного регистра 12 и второму входу вычитателя 13 вычислительного блока 3.(в+1), вторые выходы вычитателя 13 вычислительного блока З.гп соединены с вторыми информационными входами входного буферного регистра 12 и третьими входами вычитателя 13 вычислительного блока 3.(пф 1), выход вычитателя вычислительного блока З,К соединен с входами выделителя б заднего фронта и первого выделителя 5 переднего фронта одноименного вычислительного блока, Выход переполнения счетчика 2 интервала реализации подключен к входам вторых выде 9 переднего фронта вычислительных блоков 3.1 - З.К входам разрешения записи буферных регистров 10 вычислительных блоков 3.1 и 3.2, входом разрешения записи выходных буферных регистров 14 вычислительных блоков 3.3 - З.К, входам обнуления всех накапливающих сумматоров 18 и 19 вычислительных блоков 3,(К+1)-3 (2 К). Разрядные выходы счетчика 2 интервала реализации соединены с первыми входами преобразователей 15 вычислительных блоков 3,(К+1)-3,(2 К). Выходы буферных регистров 10 вычислительных блоков 3.1 и 3.2, выходы выходных буферных регистров 14 вычислител ьн ых блоков 3.3 - 3, К я вл я ются соответственно информационным выходами 28,1-28.К фильтра и соединены соответственно со вторыми входами преобразователей 15 кода вычислительных блоков 3.(К+1)-3.(2 К). Третьи выходы 27 многоуровневого дельта-модулятора 1соединены со вторыми входами всех перемножителей 16 и 17 вычислительных блоков 3.(К+1)-3,(2 К). Выходы выделителей 20 модуля вычислительных блоков 3.(К+1)- 3,(2 К) являются информационными выходами 28,(К+1)-28,(2 К) фиЛьтра.Блок 1 центрирования, компаратор 4 куля и многоуровневый дельта-модулятор 11 выполнены в виде аналого-цифрового преобразователя 34, информационный вход 35 которого является икформационным входом блока 1 центрирования, тактовый вход 36 аналого-:.,чфрофого преобразователя 34 объединен со входом разрешения записи буферного регистра 33 и является тактовым входом блока 1 и дельта-модулятора 11, выходы аналого-цифрового преобразователя 34 и буферного регистра 33 соединены с первыми входами соответственно первого 29 и второго 30 перемножителей, выходы которых подключены к первым и вторым входам двоичного суммматора 32, выходы которого соединены с информационными вхоДами буферного регистра ЗЗ, первыми входами вычитателя 32 и являются третьими выходами 41 дельта-модулятора 11, первым 5 10 15 20 25 30 35 40 45 50 55 39 и вторыми 40 выходами которого являются первый и вторые выходы вычитателя 32, вторые входы которого подключены к выходам буферного регистра 33, знаковыйразряд третьих выходов 41 является выходом 42 компарзтора 4 нуля, вторые входы 37 и 38 соответственно первого 29 и второго 30 перемножителей являются соответствекно первыми и вторыми установочными входами блока 1 центрирования,В накапливающем сумматоре 18 (19) первые входы двоичного сумматора 43 являются информациоными входами 46 блока 18, выходы двоичного сумматора 43 соединены с информационными входами буферных регистров 44 и 4 о, тактовый вход первого буферного регистра 45 является тактовым входом блока 18, вход обнуления первого буферного регистра 45 объединен с такта. вым входом второго буферного регис ра 48 и является входом 48 о. куления блока 13, выходы первого буферноо регистра 44 соединен с вторыми входами двоичного сумматора 43, выходы второго буферного регистра 45 являются в ходами 49 накэпливающего сумматора 18Цифровой фильтр работает следующим образом,В устройстве производится следующая обработка входного аналогового сигнала. При помощи блока 1 цв трирования иэ входного аналогового синала, поста".ающего на информационный вход 21, удаляется постоянная составляющая и одновременно производится коррекция спектра сигнала с подчеркиванием и подавлением отдельных частотных полос. В каждом блоке 3.1, 1= 1,К эв время, равное интервал реализации определяемому частотой Т дискретизации и коэффициентом К выделения счетчика 2,8= И-Т, производится определение нормированного числа 1-го порядка О входного центрированного повтор" но-разностного сигнала: в блоке 3.1 - число пересечений входным сигналом нулевого уровня, во втором блоке 3.2 - число пересечений производной входного сигнала нулевого уровня, в третьем блоке 3,3 - число пересечений второй производной входного сигнала нулевого уровня и т,д. На вы: одах вычитателя 13 соответствующего вычислительного блока Формируется последовательность значений повторно-разностного сигнала 1-го порядка, причем нормированное значение числа нулей этого сигнала позволяет определить доминирующую частотужО 1спектра 1 =а, Увеличение порядка павтарно-разностного сигнала приводит ксдвиГ)у мощности сиГЬ)зла и нормф)рОвзнно"ГО ЗНЯЧ 8 НИЯ ЧИСЛЯ НУЛЕЙ В СТОРО)1 У ЧЗСТОГЫдискретизации гй-л, а нормировз)гнивзначения числя нулей стр 8 мятся посетитьВсе ЧЯСТОТЫ СПЕКТРЯ ОТ ЧЯСТОТЫ О)1до "т ,частоты дискретизации),На следующем интервале реал 11 зяц 1 инормированная последовательность чис яГ КО 1нулей -- =й)1 ,=- 1,К подвергаетсяЬ:=1 Уследующей обработке. С помощью и реобоазователя 15 кода, перемножителей 16 и 17,нэ выходах накапливающих сумматоров 118и 19 формируются значения действительной и мнимой частей периодограммы, ячастоте ОМ, которые вцделителем 2 О модуляпреобразуются к видуЖЮ где Р - Отсчетц входного сигнала, ) = 1 -,Если значение нормированной чзстоть)7 т 1.)11 приближается или совпадает с некоторой дискретной частотой спектоа сигня лз, то п 8 риодОГраммз 1,) станови Гся неплоской, а следовательно, можно сделать вывод о совпадении или близости нормироВанной частоты нулей высоких Г)орядков с некбтоВой дискретнОЙ частотОй,ДО 10 лнительНО ОТМЕТИМ, ЧТО ПРИ 8 НЕ- ние в качестве центриру)ощего фильтря 1 фильтра нижних частот с передаточной характеристикойЧ ю) =(1- а ) фАСОВ в + а )где О а1 - нормированная частота гюзволяет для Обнаоу,"кенря слабого с )на,;Я В луме использОвать сООтногвения, О 1 а 15 --ссоа К 1для а-УО, 2.1), причем равенство имеет ме:;:10л 01при а =сов в 1 и щ;-- . Згс сов а11 - 1для а " 11, (2.2),1 1 ОЗТОМУ ВЦЧИСЛЕНИ 8 С 8 РИИ ПЕРИОДОГ"рамм 1 ( в 1, а), кяк функции г)арамет.яуказзнногО фиьтраю позволяет проводитьобнаружение слабого гармонического 01;гнала в ауме с высокой достоверностью,ЭТО осуществляется следуюцим обраЭОМ,РзссмОтрим подробно работу устрои" 1.вя при определении числа нулей 1-ГО поряд. 3". ., ВХГ) В)ОГО 1 ЧПОГОВ)ГС) С 1 Нала )8За/.,Е)1 Но)4:.ЬГ 8)ВЯЛ. Г)00.ИЗЯ 1 ИН,С тактового Входя ),я вход счетчика,)Г 0)ТУГ)Я.; Н 8 П,")8 РВН О) 10 СЛ ЯД ОВВТСЛ Ь 11)Г);Л 1,0)О сЯ" Отой Г СП)Вг,еллем с ,:.1 я; 10;.д д и с к о 8 т и: з) и и В х 0 ) н 0;. О:"11 наля Г 101 дельта-мо )т,1)и , Обеспеч",ВЗ)ой:.ЯЯ ОТСТСГВИ 8 18 РЯГРУЗ ,И ПОХ Т 1131.181)ен ГО",РОВЯ 1; 010 ВЬ.ХОДНО .- СИГНЯГ Я асс Г 0 ГЯ)о%его с Быхц 1 ы блока 1. я ВБЯИя, Оявносинтервалу ре л ГВ уя 1 ":ервомблоке3.) при п 01 )ощ 11 ко)чпар-",тог. 4 и с;етчика яГ)РОИЗВОЛ,ТСЯ П)Счет 80808 Ч 8 НИЯ ВХО г,.НЫМ С 1 ТОИРОГ.:Н. 4:"Л СИГНЯЛСМ КЛ 8 ВОГО1. уровня гиз плюса В,.и)ус и;з, нуса Ви 0,1, В канве интервяля рея.,.11 зя 1;ии 00перег 1 нему фронт, и;1 пулься - выходя пеоеГ 1 ОЛ)18 НИЯ СЧ;Т)ИКЯ .:; 3 Д 80)" И 108 СЧВТЧИКЯ)аап 10 Вае ГСВ В 1 -1 )1070 11), Я, че 13 их; пб)- 1 ик)1 У н акоп)енив. Як): .)Г 1 РЯЯО;1 на Бьходах ре Нст:я: . 0 лг)кя а р)т руется ".сло нУлей 08 РВОГО Н 01;ЯДка ),Д)П Р 1 Л 1В):1 но Г) ВХНОГО СИ; )1 Я;Я 1 ото08 " Охоа 1 ЯСГ Я НЯ 3)ИХ 1 Ы;ОЦ, В Т 8 Ч "11 И 8СлеДУ)011)его ННГГЯРВЯЛЯ 0:ЯИЗЯЛИ,г В,оо., ,ЧИС 8),11 , ОК 8Це 1"ОИ Р ) В Я КЫ й ГХ 00Г 1 ВГ3О), В 8 Р ГЯетг,з Д)С,8, И ЯЦ:". 1, БЯН :;)Н .3 С ",:Т )80.юоМО) Х .:Ь . -) 3) .0 00 го)0). :" НЫЧ;С)0), 1-,ОВНй КвЯ)Я,зил П- Вог 1 и ГРи Г)ОстОЯнОм 31 ач нии ВходнОГО 1,сТ 1 ировянног:) сигнала к йор)НООВян 11)оО 8)Г" а ГГЛ Н 01 ТИ ЗЯЧ 1 И) О) И 118 11 РКВ 01".1 Т : ИЯМ 818 НИ)0 ЭНЯКЯ ЬВЯ Я 1, ЗЯНТОВЯ 11 Я. ) 10 С)ЗЦОВЯТ 8 ЛЬНОСТЬ 1 ) СООТ"ВЬТСТВУ; Т ПОРВОЙ РЯЭНОСГИсчитывается за интервал реализации О счетчиком 3. В конце интервала реализации по импульсу с выхода переполнения счетчика 2 накопленное в счетчике 8 значение записывается в регистр (О, а счетчик 8 обнуляется, чем падготавливаегся к следующему периоду чакапления, Таким образам, на выходах регистра 10 блока д.2 Формируется числа нулей второго порядка 02, которое сахраняе 1 ся на этих выходах в течение следующего интервала реализации,Формирование числа нулей более высоких порядков рассмотрим на примере блока З,К с К=З. Последовательность значений (Рп"), поступающая с первого и вторых выходов 25 и 26 многоуровневого дельта-модулятора 11 блока 3,2, страбируется во входном буферном регистре 12, в результате чего эа период дискретизации Т на входах и выходах этого регистра 12 присутствуют значения Рв и Р(П, которые подаются(х) . хна входы вычитателя 13. Вычитатель 13 осуществляет оазностную операция гХ = Рпв - РП,-1которая при К=З соответствует формированию второй разности дискретизированного и квантованного центрированнага входного сигнала. ИзмеНЕНИЕ ЭНаКа СИГНаЛа(1,в нвь 1) г (ИЗ МИНУСа В Пг ОС и из плк)са в минус) фар(,1 ирующегася на первом выходе вычита-еля 13 падсцитывааГСя СЧЕтЧ 1 ИКСМ 8 За ИНтЕрааЛ рв.ЛИЗацИИ и запи" ывается па сигналу с выход:., 1",ерепалнения счетчика 2 в конце реализации в вы - хаднай буферньвй регистр 14, а счетчик 8 обнуляется, чем подготавливается к новому циклу накопления. Блоки З.К для К=-4,К работают аналогична. Таким образом на выходах регистров 14 блоков З.К формируются значения числа нулей К-га порядка Ок, которые сохраняются на этих выходах в течение следующего интервала реализации.Вычисление периадограммыа ), ) = "-1,К производится в следующем интервале реализации следующим образом.Рассмотрим вычисление значения отсчета 1 а, ( - 1,К на примере вычислительного блока 3.(К+1).На первые входы преобразователя 15 кода за время интервала реализации поступает поспероватепг,ность вначеннй ( т ), 1=1,ЕМТ(Ц/Т) с разрядных выходов счетчика 2 интервала реализации. На вторые входы этого преабоазавателя с информационных выходов 28.1 вычислительного блока 3.1 подается значение числа нулей высокого порядка О, вычисленное в предыдущем интервале реализации, По каждому значению т с разрядных выходов счетчика 2 на первых выходах преабразователя 15 формируется соответствующее зналО 1чение, равное вп( 1) т, указанные синусная и косинусная последовательности 5 поступают на первые входы перемножителей 16 и 17, на вторые входы которых с третьего выхода 27 многоуровневого дельта-модулятора 11 вычислительного блока 3,2 поступает последовательность отсчетов 10 ( Яп,") входного сигнала, формируемая поправилуЙТР) =ЕЪ ВЧТ(+0,5),где Кп) - численное значение отсчета вход(х)ного сигнала;Е(1 - ега знак,1 й)В результате этого на выходах перемножителей 16 и 17 формируются последовательности значений(Й в 1 п( т)н 1 ЯВ)сов(в25которые за интервал реализации ОНпо импульсам с тактового кода 22 цифрового фильтра непрерывно накапливаются в накапливающих сумматорах 18 и 19. В конце интервала реализации число укаэанных накопленных значений произведений равно, и по импульсу с выхода переполнения счетчика 2 эти накопленные значения фиксируются в регистрах 45 накапливающих сумматоров 18 и 19. Таким образом, в конце этого интервала реализации на выходах накапливающихся сумматоров 18 и 19 фиксируются значения сумм40; х) п(хОЯ = й) сов (1 т ),0 которые в следующем интервале Реализации поступают на первые и вторые входы выделителя 20 модуля.Выделитель 20 модуля вычисляют значенне 1( огт ), согласно(1), равное 1( ив)- 55 2 И (31 + 32 ), которое поступает с его выходов на информационные выходы 28,(К+1), Блоки З.К+2-3.(2 К) работаютаналогично. Таким образом, на выходах 28.(К+1)-28.(2 К) выделителей 20 модуля вычислительных блоков 3.(К+1)-З.(2 К) формируется последо 1758836вательность отсчетов периодогр а м м ( 1( а ) ), 1=-1,К, которые сохраняются на этих выходах в течение следующего интервала реализации.Блок 1 центрирования, компаратор 4 нуля и многоуровневый дельта-модулятор 11 работают следующим образом (фиг,2). Входной аналоговый сигнал х(т) с входа 35 фильтра в аналого-цифровом преобразователе 34 подвергается дискретизации и квантованию с частотой Т, в результате чего на выходе блока 34 формируется последовательность отсчетов входного сигнала (Хп, которая поступает на первые входы первого перемножителя 29, На вторые входы этого перемножителя 29 с первых установочных входов 37 подается значение сигнала (1- а ), в результате чего на выходах пере- множителя 29 формируется последовательность 1- а )Х), поступающая на первые входы двоичного сумматора 31. Выходной сигнал сумматора 31 задерживается в буФерном регистре 33 на один период частоты дискретизации и поступает на первые входы второго перемножителя 30 и вторые входы вычитателя 32. На вторые входы перемножителя 30 со вторых установочных входов 38 подается значение сигнала а, в результате чего на вторые входы двоичного сумматора 31 поступает последовательность значений ( а Упг 1), Сумматор 31 суммирует выходные сигналы перемножителей 29 и 30, формируя выходную импульсно-кодовомодулированную последовательность (Уп = а Уп+ (1 - а ) Хп) согласно(4) на выходах 41, Знаковый раэрядЯУв(Ущ) ) последовательности (Уп). подключенный дополнительно к выходу 42, является выходом компаратора 4 знака. Вычитатель 32 производит вычитание предыдущего отсчета Ум из текущего Уп, формируя вы(х)одной дельта- модулированный сигнал Рв = Ув - Увсогласно (3), модуль которого подается на выходы 40, а знаковый разряд - на выход 39. Таким образом, на первом 39, вторых 40 и третьих 41 выходах формируются послеоватльности сигналов (Буп(Рв"), ( Ра" ) (Рп ", эквивалентные соответственно последовательностям на выходах 25,26 и 27 многоуровневого дельта-модулятора 11 вычислительного блока 3,2.Такое выполнение блока 1 центрирования, компаратора 4 нуля и многуровневого дельта-модулятора 11 позволяет увеличить технологичность и быстродействие цифрового фильтра, поскольку по сравнению с обычным фильтром нижних частот, компаратором нуля и многоуровневым дельта-модулятором, например (3), резко сокращено число аналоговых узлов, которые к тому же обладают значительными задержками. Вданном случае применяется только одинцифроаналоговый блок 34, а остальные блоки являются цифровыми, что позволяет так 5 же реализовать высокое быстродействие.Накапливающий сумматор 18 (19)(фиг,3) работает следующим образом.Значени соответствующего произведения 01 = й э 3 п( в т) поступает с инфорх)10 мационных. входов 46 на первые входыдвоичного сумматора 43, на вторые входыкоторого с выхода первого буферного регистра 44 поступает накопленное в нем значение, Сумматор 43 суммирует эти значения и15 по импульсу с тактового входа 22 фильтра,поступающего на тактовый вход 47 блока 18,значение суммы записывается в регистр 44,В конце интервала реализации(фоимпульсу с выхода переполнения счетчика 2, посту 20 пающему на вход 48 обнуления, значениенакопленной в сумматоре 43 суммы записывается во второй буферный регистр 45 ипоступает на выходы 19 блока 18, а первыйбуферный регистр сбрасывается в исход 25 ное, нулевое состояние,Преобразователь 15 кода может бытьвыполнен в виде последовательного включения перемножителя, формирующего знал 0130 чение произведения 1 1 из сигналов01 и 1, поступающих на его первые и вторыевходы и постоянного запоминающего устройства (ПЗУ), с первых и вторых выходовкоторого по значениях указанного произве 35 дения считываются предварительно в нихзаписанные значения соответственно,Выделитель 20 модуля может быть выполнен в виде двух ПЗУ и двоичного сумматора, ПЗУ блока 20 из значений 31 и 3240 фоомируют соответственно значения 51 и32, а двоичный сумматор суммирует эти2значения, формируя отсчет периодограммы1(й) . Остальные блоки могут быть выполнены аналогично прототипу.Формула изобретения1, Цифровой фильтр, содержащий блокцентрирования, счетчик интервала реализации и с первого по 2 К-й вычислительныеблоки (К 3), первый вычислительный блок50 содержит компаратор нуля, выход которогочерез первый выделитель переднего фронтаи выделитель заднего фронта подключен кпервому и второму входам элемента ИЛИ,выход которого соединен со счетным вхо 55. дом счетчика импульсов, второй выделительпереднего фронта, выход которого подключен к входу обнуления счетчика импульсов,выходы которого соединены с информационными входами буферного регистра, вто 175883 орой вычислительный блок содержит многоуровневый дельта-модулятор, выделитель задйего франта, выход которого соединен с первым входам злемента ИЛИ., выход которого подключен к счетному входу счетчика импульсов, первый и второй выделители переднего фронта, выходы которых соединены соответственно с вторым входом элемента ИЛИ и входам аанулечия счетчика импульсов, выходы ксторога подключены к информационным входам буферного регистра, каждый из с третьео па К-й вычислительных блоков содержит входной буферный регистр, выход которого соединен с первым входом вычитателя, выдели- тель заднего фронта, выход которого соединен с первым входом элемента ИЛИ, выход которого подключен к счетному входу счетчика импульсов, первый и второй выделители переднего фронта, выходы которых соединены соответственно с вторым входом элемента ИЛИ и входом обнуления счетчика импульсов, выходы которога подключены к информационным входам выходного буферного регистра, каждый из К+1) по 2 К-й вычислительных блоков содержит выдели- тель модуля, вход счетчика-интервала реализации соединен с тактовыми входами ;:нагауравневас О дель га-модулятор второго вычислительага блока и в адами разрешения записи входных буферных регистров с третьего по К-й вычислительных блоков и;,-:,ляется тактовым вход.ам филь;"- ра, выход блока центрирования соединен с входом кампаратора нуля первого вычислительного блока и информационным входам многоуровневого дельта-модулятора второго вычислительнога блока, первый выход каторага подключен к ода выделителя заднего франта и первого выделителя переднега франта второго вычислительнога блока и к первому информационному входу входага буферного регистра и второму входу вычитэтеля третьего вычислительнога блока, второй выход многауаовневого дельта-модулятора второго вычислительного блока соединен с вторым информационным входом входного буферного регистра и третьим входом вычитателя третьга вьчислительного блока, первый выход вычитателя 1-га 1 = 3, К) вычислительнага блока подключен к входам выделителя заднего франта и первого выделителя переднего фрснта одноименного вычислительнога блока и к первому информационному входу входного буферного регистра и второму входу вычитателя 1+1)-го вычислительнага блока, второй выход Вычитателя 1-га Вычислительнога блока соединен с вторым информационным входом буферного регистра и третьим 10 15 20 25 80 40 45 50 55 входам вычитателя 1+1)-го вычислительного блока, выход вычитателя К-га вычислительного блока соединен с входами выделителя заднего франта и первого выделителя переднего франта К-го вычислительнага блока, выход переполнения счетчика интервала реализации подключен к входам Втсрьх выделителей переднего франта с первого по К й вычислительных блоков, вхадак разрешения записи буферных регистров первого и второго вычислительных блоков и входам аазрешения записи выходных буферных регистров с третьего па К-й вычислительных блоков, выходь буферных регистров первого и второго вычислитель;ых блпкав и выходы выходных буферных регистров с третьего по К-й вычислительных блоков являются соответственнс с первого по К-й информационными выходами фильтра, о т л ич а ю щ и й с я тем, то, с целью расширения области применения за счет обнаружения сигнала и определения пеаиадограммы при наличии шума, в каждый из с К+1) по 2 К-й вычислительных блоков введены преобразователь кода, первый и втоаой перемнажители и первый и второй накапливающие сумматоры, первые и втсрые выходы преобразователя када соединены с первыми входами первого и втсраго перемножителей, выходы которых подключены к инфармаци. анным входам одноименных накапливающих сумматоров, выходы катар ь 1 х соединены с первыми и вторыми входами выделителя модуля, тактовые входы всех накапливающих сумматоров с (К+1)-га па 2 К-й вычислительных блоков и тактовый вход блока центрирования подключены к тактовому входу фильтра, входы обнуления всех накапливаащих сумматоров (К+1) - 2 К)-га вычислительных блоков подключены к выходу переполнения счетчика интервала реализации, разрядные выходы которого соединены с первыми и входами преобразователей кода с К+1)-го па (2 К)-го вычислительных блоков, вторые входы которых подключены соответственна с первого па К-й информационным выходам фильтра, третий выход многоуровневого дельта-модулятора соединен с вторыми входами всех перемнажителей с (К+1)-го па 2 К)-й вычислительных блоков, выходы выделителей модуля с (К+1)-го по 2 К-й вычислительных блоков являются с (К+1)-га по (2 К)-Й информационными выходами фильтра соответственно, ичформацианный вход блока центрирования является информационным входам фильтра, первый и вторые установочные входы блока центрирования являются одноименными входами фильтра.2. Фильтр по п 1, отл и ч а ю щи й с я тем, что, с целью повышения быстродействия и технологичности совокупности блока центрирования, компаратора нуля и многоуровневого дельта-модулятора, содержит первый и второй перемножители, двоичный сумматор, буферный регистр, вычитатель и аналого-цифровой преобразователь, информационный вход которого является информационным входом блока центрирования, тактовый вход аналого-цифрового преобразователя соединен с входом разрешения записи буферного регистра и является тактовым входом многоуровневого дельта- модулятора и блока центрирования, выходы аналого-цифрового преобразователя и буферного регистра соединены с первыми входами соответственно первого и второго перемножителей, выходы которых подключены к первым и вторым входам двоичного. сумматора, выходы которого соединены с информационными входами буферного регистра, первыми входами вычитателя и является третьим входом дельта-модулятора, первыми и вторыми выходами которого являются соответствующие выходы вычитателя, второй вход которого подключен к выходу буферного регистра, знаковый разряд выхода двоичного сумматора является выходом компаратора нуля, вторые входы 5 первого и второго перемножителей являются соответственно первыми и вторыми установочными входами блока центрирования,3. Фильтрпоп 1,отличающийсятем, что накапливающий сумматор содер жит первый и второй буферные регистры идвоичный сумматор, первые входы которого являются информационными входами накапливающего сумматора, выходы двоичного сумматора соедине .ы с информационными 15 входами первого и второго буферных регистров, тактовый вход первого буферного регистра является .тактовым входом накапливающего сумматора, вход обнуления первого буферного регистра соединен с так товым входом второго буферного регистра иявляется входом обнуления накапливающего сумматора, выходы первого буферного регистра соединены с вторыми входами двоичного сумматора, выходы второго буферного 25 регистра являются выходами накапливающего сумматора.1758836Составитель Ю.Ланцов. Редактор Ю.Середа Техред ММоргентал Корректор М.Максимишинец аказ 3010 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС113035. Москва, Ж, Раушская наб., 4/5изводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 10