Устройство для цифровой передачи и приема непрерывного сигнала

СОЮЗ СО 8 ЕТСНИХС ОЦИАЛИСТИЧЕСНИХРЕСПУБЛИХ 9) 01 С 0 ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ СУДАРСТ 8 ЕННЫЙ НОМИТЕТО изОБРетениям и ОтнРытия И ГКНТ СССР(56) Авторское свидетельство СССРВ 1095396, кл. Н 03 К 13/22, 1983,(54) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ПЕРЕДАЧИ И ПРИЕМА НЕПРЕРЫВНОГО СИГНАЛА(57) Изобретение относится к телеизмерению и может быть использованопри цифровой передаче, регистрацииобработке и восстановлении непрерывных сигналов. Цель изобретения - повышение достоверности передаваемойинформации путем уменьшения динамической погрешности, Устройство содержит на передающей стороне 1 анал го-цифровой преобразователь 2 следящего уравновешивания, смеситель 3 импульсных последовательностей, блок элементов ИЛИ 4 с клапанами на входе, буферные регистры 5,15,п, источники опорного напряжения 6.16.п компараторы 7,1,.;.,7.п, генератор тактовых импульсов 8, элемент ИЛИ 9, канал связи 10, на приемной стороне 11 селектор 12 импульсных последова.тельностей, элемент ИЛИ 13, буферйые регистры 14.114.п, блок элементов ИЛИ 15 с клапанами на входе, реверсивный счетчик 16. Устройство позволяет за счет введения несколькихфиксированных порогов опорного напряжения уменьшить динамическую погрешность как от перегрузки по крутизневходного сигнала, как и от накопленнй ошибок в канале связи, 10 ил.10 15 20 Изобретение относится к телеизмевению и может быть использовано при цифровой передаче, регистрации, обработке и восстановлении непрерывных сигналов,Цепль изобретения - повышение дос"товерности передаваемой информации путем уменьшения динамическойпогрешности;На фиг. приведена Функциональная схема устройства; на фиг.2 - временвые диаграммыпоясняющие работу устройства; на фиг.З - схема аналогоцифрового преобразователя следящего - уравновешивания; на фиг.4 - схема омпаратора; на Фиг.5 - временные диаграммы, поясняющие работу компаратора; на Фиг,6 - схема блоков лементав ИЛИ с клапанами на входе; на фиг.7 - схема смесителя импульсвых последовательностей; на фиг,8 - временные диаграммы, поясняющие работу смесителя импульсных последовательностей; на фиг.9 - схема селектора импульсов; на фиг.10 - временные диаграммы, поясняющие работу селекгора импульсов.Устройство содержит на передающей стороне 1 аналого-цифровой преобразователь 2 следящего уравновешивания, смеситель 3 импульсных последовательностей, блок элементов ИЛИ 4 с клапанами на входе, буферные регистры 5,1 - 5.п, источники б.1-6.пОпорного напряжения, компаратары 7,1- 7.п, генератор 8 импульсов, элемент ИЛИ 9, канал 1 О связи, на приемной . стороне 11 - селектор 12 импульсных последовательностей, элемент ИЛИ 13, буферные регистры 14.1-14,п, блок элементов ИЛИ 15 с клапанами на входе и реверсивный счетчик 1 б. Аналого-цифровой преобразователь 2 следящего уравновешивания (Фиг,З) состоит из кампаратора 2,1, цифроанал логового преобразователя 2.2, источника 2.3 эталонного напряжения, реверсивного счетчика 2,4 состоящего из двух реверсивных счетчиков 2,4.1 и 2.4.2.Компаратор 2.1 (фиг.4) состоит из операционного усилителя 2.1.1, двух клапанов 2.1.2 и 2.1,3, двух инверторов 2;1.4 и 2,1,5, двух резисторов 2.1.6 и 2.1.7 с весами 1:3 соответственно,и усилителя 2.1.8. ЗО 35 40 45 50 55 Сигнал (фиг.5 а) с выхода операционного усилителя 2,1.1 формируется при сравнении входного измерительного сигнала 11, поступающего по шине Вх,1, с компенсирующим напряжением Б, Формируемым с выхода цифроаналогового преобразователя по шине Вх.З. Тактовые импульсы (Фиг,56) поступают по шине Вх,2, Последовательности импульсов (Фиг,5 в,г) соответствуют приращениями "О"Выходной сигнал (фиг.5 д) соответствует суммарному потоку двоичных символов инкрементного кода или последовательного кода приращений и поступает на выходную шину Вых,1.Смеситель 3 (Фиг.7) состоит из амплитудного селектора 3.1 (ПЕ Р)ВиР элемента Запрет 3,2 с одним запрещающим входом, 3.3 и 3,4 - элементов "Запрет" 33 и,3.4 с двумя запрещающими входами повторителей 3.5.и 3,6, резисторов 3.7-3.10 с соответствующими весами и усилителя 3,11. Смеситель Э импульсных последовательностей функционирует следующим образом. На вход поступает последовательность двоичных символов (приращений), причем нуль представленкак импульс положительной полярности с амплитудой сигнала, равной Ц,а единица - с амплитудой 311. Импульсы с амплитудой ЗБ поступают навход амплитудного селектора 3.1, свыхода которого формируется сигналлогической "1" (Фиг86), и этот сигнал поступает на запрещающий входэлементаЗапрет" 3,2, с выхода которого сигнал в этот момент временине выдается, Таким образам, импульсы логического "0" (Фиг.8 в) поступают на вход элемента 113 апрет" 3.3,а импульсы логической "1" (Фиг.86)поступают на вход элемента "Запрет"3,4. При поступлении управляющихсигналов 81 (сигнал первого Фиксированного уровня) и 82 (сигнал второго Фиксированного на соответствующие входы элементов 3,3, 3.4,Фиг.8 г,д) выдача информации с соот".ветствующих выходов этих элементовосуществляется только в моменты отсутствия запрещающих сигналов Би 82. Таким образом, при поступлениисигнала Б 1 на управляющие входы элементов "Запрет" 3.3 и 3.4 происходит запрет выдачи информации через эти40 45 55 5 159элементы, а сигнал Я проходит черезповторитель 3.6 и поступает на резистор 3.)0, вес которого меньше веса резисторов 3.7-3.9 как 1:7:5:3.При поступлении сигнала Я 2 на управляющие входы элементов "Запрет" 3.3и 3.4 происходит запрет выдачи информации через эти элементы, а сигнал Я 2 проходит через повторитель3,5 и поступает на резистор 3.9,вес которого меньше веса резисторов3,8 и 3,7-, как 3:5:7, Таким обРаэом,в точке соединения резисторов формируется смешанная кодовая последовательность двоичных символов (приращений) и маркерных сигналов, котораяпроходит через усилитель и поступа-.ет на выходную шину смесителя 3 им-:- пульсных последовательностей (фиг.8.)При этом логический "0" выдается импульсом с амплитудой П, логическая"1" - ЗП, маркерный сигнал М 2 - 5 П,маркерный сигнал М - 70,Селектор 12 импульсных последовательностей (фиг.9) состоит из амплитудного селектора 12,1 (ь ) Еи, 3)амплитудного селектора 12.Щх Е пор 2)амплитудного селектора12.3 (БЕ, 3), элемента "Запрет"12.4, амплитудного селектора 1.2,5, Жх Е вор)амплитудного селектора 12,6 (1 )Е,ц 2), элемента "Запрет 127,: амплитудного селектора1112.8 .(1)Е , 1), элемента "Запрет"12.9 и элемента ИЛИ 12.10,Селектор 12 импульсных последовательностей осуществляет процедуру,противоположную смесителю 3 импульсных последовательностей, и использует аналогичный принцип амплитуднойселекции. На вход селектора 12 импульсных последовательностей поступа-,ет смешанная последовательность двоичных символов приращений и маркерных сигналов М 1 и М 2 (фиг.10 а), а сего выходов формируется сигнал Я 1(фиг.10 б), соответствующий моментувремени появления маркерного сигна-.ла М (Фиг,10 а), сигнал С 2 (фиг.10 в),соответствующий моменту времени появления маркерного сигнала М 2 (фиг.0 а),сигнал логической "1" (фиг,10 г), сигнал логического "0" (фиг,10 д)Устройство работает следующимобразом.В исходном состоянии, после включения, генератор 8 тактовых импуль 4579 6 сов осуществляет тактирование .аналого-цифрового преобразователя 2 сле- " дящего уравновешивания и коммутаторов 7,1-7,п. Измеряемое напряжениеБ поступает на вторые входы компараторов 7.1-7.п и на информационныйвход аналого-цифрового преобразователя 2, с выхода которого формируется последовательный код приращений,который поступает на информационныйвход смесителя 3. Первый вход каждого из компараторов 7.1-7.п соответственно соединен с источниками 6,1-6.попорных напряжений, настроенных насоответствующие уровни фиксированного напряжения 1 ф .П фу.У 1При пересечении входным измерительным сигналом 11 фиксированного 20 уровня 11 ф, в момент тактового импульса срабатывает первый компаратор 7.1,с выхода которого формируется сигналЯ 1 (фиг,1,2 а,б). Этот сигнал поступает на первый управляющий вход сме сителя 3, запрещая в этот момент времени выдачу очередного приращения иразрешая выдачу маркерного сигналаМ 1 с селектирующим признаком, отличным от того, который принят для пе редачи приращений других маркерныхсигналов. В этот же момент времени .сигнал Я 1 поступает на первый управляющий вход блока элементов ИЛИ 4,разрешая выдачу с выхода блока 4 параллельного кода, соответствующего буферному регисгру 5,1. В этот же момент времени сигнал Я поступает че.рез элемент ИЛИ 9 на управляющий. -вход аналого-цифрового преобразователя 2, разрешая занесение в его реверсивный счетчик параллельный код с выхода блока элементов ИЛИ 4, который соответствует значению кода в буферном регистре 5,1, При пересечении входным сигналом Б напрях жения фиксированного уровня Пв момент тактового импульса формируется с выхода второго компаратора 7,2 сигнал Я 2, который (по аналогии 50 с сигналом Я 1) поступает на второй уп- с: равляющий вход смесителя 3, запрещая выдачу очередного кода приращения и раэрешая выдачу .маркерного сигнала М 2 сселектирующим признаком, отличнымот того, который принят для передачи приращений и других маркерныхсигналов. Этот же сигнал Я 2 поступает на блок элементов ИЛИ 4, разрешаявыдачу параллельного кода, соответ 15945 9ствующего буферному регистру 5,2,код которого соответствует второмууровню фиксированного напряжения НВ этот же момент времени сигнал Б 2поступает через элемент ИЛИ 9 на управляющий вход .аналого-цифрового преобразователя 2 следящего уравновеши вания, разрешая занесение параллельного кода в реверсивньй счетчик преобразователя 2 с выхода блока элементов ИЛИ 4, причем этот код равен содержимому.буферного регистра 5,2и соответствует второму уровню фиксированного напряжения Н 5Аналогичным образом происходитфункционирование передающей стороныустройства и при пересечении входнымсигналом П других уровней фиксированного напряжения. 20На фиг,2 а,.б показаны зпюры формирования сигнала Б 1 при пересечениивходным сигналом напряжения фиксированного уровня П ,. На фиг,2 а,впоказаны эпюры формирования сигнала 25Б 2 при пересении входным сигналом напряжения фиксированного уровня Н,На фиг,2 а,г показаны эпюры формирования сигнала БЗ при пересечениивходным сигналом напряжения фиксированного уровня П,1, . На фиг,2 а,д по- -казаны эпюры, поясняюц не процесс формирования смешанной кодовой последовательности приращений и маркерныхсигналов. Таким образом, на выходесмесителя 3 формируется смешаннаяпоследовательность символов приращений (О и 1) и маркерных сигналов(например, М 1, М 2, МЗ). Описанная кодовая последовательность информационных символов (0,1, 111, М 2, МЗ) поступает в канал 10 связи (фиг.1 и 2 д)из которого поступает на селектор12 где осуществляется выделениеи формирование маркерных сигналов 45М 1Мп и сигналов Б 1, Б 2.п,а также выделение импульсов сложения и вычитания, соответствуюц 1 им импульсам кода приращений (1 или О)и поступающим из каналасвязи. В исходном состоянии, при включении,на реверсивном счетчике 16 происходит преобразование последовательного инкрементного кода в параллельный код, соответствующий значениюполномерной выборки. С приемом и.селекцией первого маркерного сигнала М 1 (фиг.2 д) и с формированием сиг"нала Б 1 происходит разрешение выдачи с выхода блока элементов ИЛИ 15 информации, соответствующей первому буферному регистру 14,1, значение кода в котором соответствует первому уровню фиксированного напряжения У - В этот же момент времени сигнал Б 1 поступает на вход элемента ИЛИ 13, с выхОда которого формируется сигнал разрешения занесения параллельного кода в реверсивный счетчик 16 с параллельного выхода блока элементов ИЛИ 15. Аналогичным образом происходит функционирование приемной сторо-. ны устройства при приеме и селекции других маркерных сигналов (М 2, МЗМп). При этом в реверсивньй счетчик 16 заносится параллельный код соответствующий выбранным фиксированным уровням напряжения. Значению " фиксированного уровня У,соответствуют маркерньй сигнал М 1, сигнал Б 1 и код буферного регистра 14,1, Значению фиксированного уровня П ф соответствуют маркерный сигнал М 2, сигнал Б 2 и код буферного, регистра 14,2, Аналогичное соответствие имеет место и для других значений напряжений фиксированного уровня 0 маркерных сигналов М сигналов Б, и кода бу 1ферного регистра 14,х, Таким образом на приемной стороне происходит формирование отсчетов на реверсивном счетчике 16, При этом отсчет на реверсивном счетчике формируется с приемом кажцого двоичного символа приращений, а также с приемом каждого маркерного сигнала, причем каждомутипу маркерного сигнала соответствует свой уровень фиксированного напряжения и кода в буферном регистре.Таким образом предлагаемое устройство позволяет уменьшить динамическую погрецность как от перегрузки по крутизне входного сигнала, так и от накоплений ошибок в канале связи. Формула изобретения Устрсйство для цифровой передачи и приема, непрерывного сигнала, содержащее на перецающей стороне первый. истсчник опорного напряжения, выход ксторого подключен к первому информационному входу первого компаратора, второй информационный вход которого объединен с информационным входом е.налого-цифрового преобразователя и является входом устройства, генератср импульсов, выход которогоподключен к тактовому входу первого компаратора и аналого-цифрового преобразователя, выход первого компаратора подключен к первому управляюще 5 му входу смесителя импульсов, информационный вход которого подключен к выходу аналого-цифрового преобразователя, выход смесителя импульсов . подключен к каналу связи, на приемной стороне - селектор импульсов, вход которого подключен к каналу связи, первый и второй выходы селектора импульсов подключены к одноименным информационным входам реверсивного счетчика, выходы которого являются информационными выходами устройства, отличающееся тем, что, с целью повышения достоверности передаваемой информации путем уменьше р ния динамической погрешности, в устройство на передающей стороне введены пкомпараторов и источников опорного напряжения и буферных регистров, блок элементов ИЛИ, элемент 25 ИЛИ, выходы иисточников опорного напряжения подключены к первым информационным входам одноименилх компараторов, вторые информационные входы которых объединены с информационным. 30 входом аналого-цифрового преобразователя, тактовые входы пкомпараторов объединены с тактовым входом ана-.,ф лого-циФрового преобразователя, выход первого компаратора подключен к первому управляющему входу блока элементов ИЛИ и к первому входу элемента ИПИ, выход которого подключен к управляющему входу аналого-цифрового преобразователя, выходы икомпараторов подключены к одноименным управ" ляющим входам смесителя импульсов и блока элементов ИЛИ и к одноименным входам элемента ИЛИ, выходы и буферных регистров подключены к одноимен- ньпГинформационным входам блока элементов ИЛИ, выходы которого подключены к информационным входам группы аналого-цифрового преобразователя, на приемной стороне введены элемент ИЛИ, блок элементов ИЛИ и п буфер" ных регистров, и управляющих выходов селектора импульсов .подключены к одноименным управляющим входам блока элементов ИЛИ и через элемент ИЛИ - к управляющему входу реверсивного счетчика, выходы и буферных регистров подключены к одноименным информационным входам блока элементов ИЛИ, выходы которого подключены к информационным входам группы реверсивного счетчика.1594579 Редактор О. Головач Заказ 2832 Тираж 441 , Подписное Ф ВНИИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д, 4/5