Устройство ввода-вывода матричной вычислительной системы

ЕТЕН ПАСТВ анных учноКиберыстроизобраМ М ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ИСАНИЕ И Н АВТОРСИОМУ СВИ(71) Специализированное проекструкторское бюро автоматизирсистем управления Узбекскогопроизводственного объединениянетика" АН УЗССР(56) Специализированные сверхдействующие ЭВМ для обработкижений. - Вычислительная техни1982, У 47, с. 16-20,Патент США 9,4215401, кл,кл. С 06 Р 7/00, опублик, 197(57) Изобретение относится к вычислительной технике, в частности к устройствам обработки информации на базематричных процессоров. Цель изобретения - повышение надежности устройстваза счет его перестраиваемости. Цельдостигается эа счет того, что устройство содержит ш блоков 2 ввода-вывода, где ш - число строк обрабатывающей матрицы матричной вычислительнойсистемы, каждый из которых содержитузел 7 буферной памяти, узел 8 распределения данных, счетный узел 9,узел 10 связи, узел 11 активизации,узел 12 синхронизации, 7 ил.Изобретение относится к вычислительной технике и может быть использзвано при проектировании вычислительных систем на базе цифровых матричных процессоровЦель изобретения - повышение надежности устройства за счет его перестраиваемости,На фиг,1 представлена схема предагаемого устройства; на фиг,2 -хема узла связи. на фиг.З - схемазла активизации; на Фиг,4 - схемачетного узла на фиг,5 - схема узлауферной памяти на Фиг,6 - схема уза распределения данных на фиг,7хема узла синхронизации,Устройство содержит первую управлящую магистраль 1, блоки 2 ввода-выода, информационную магистраль 3, ин ормационные входы-выходы 4 группыстройства, вторую и третью управляюие магистрали 5 и 6,Каждый блок ввода-вывода включаетзел 7 буферной памяти, узел 8 рас ределения данных, счетный узел 9,зел 10 связи, узел 1 активиации, узел 12 синхронизации, вхоы-выходы 13 и 14 узла связи, входыход 15 узла синхронизации, входы16-18 узла буферной памяти, вход 19четного узла и вход 20 узла распределения данных,Узел 10 связи образуют селектор21, адресов, элемент 22 задержки, выход 23 элемента задер ".и, триггер24, информационный вход 25 триггера,одновибратор 26 шинный формировательФУ27, выходы 28 и 29 селектора 21 адр ЯСОВ р выход 30 и вход 3 1 шинного 40формирователя, первый и второй элементы И 32 и 33, входной регистр 34данных, выход 35 первого элемента И,выход 36 второго элемента И, регистр37 установок,.регистр 38 режима, одновибратор 39, элемент ИЛИ 40, Формирователь 41 импульса и выходной ре гистр 42 данных,Узел 11 активизации содержит коммутатор 43, формирователь 44 импульса,выход 45 коммутатора, первый элементИЛИ 46, вход 47 формирователя импульса, выход 48 первого элемента ИЛИ,выход 49 второго элемента ИЛИ, триггер 50, выход 51 триггера, элементИ 52, выход 53 элемента И, счетчик54, элемент 55 сравнения и второйэлемент ИЛИ 56,Счетный узел 9 включает лервцй57 и второй 58 счетчики, выход 59второго счетчика, элемент ИЛИ 60, выход 61 первого счетчика, первый вход62 элемента ИЛИ, первый элемент И 63,второй вход 64 элемента ИЛИ, второйэлемент И 65; вход 66 первого элемента И, элемент НЕ 67, мультиплексор68 и выход 69 второго счетчика,Узел 7 буферной памяти образуютмультиплексоры 70, элементы ЮИ 71группы, выходы 72 мультиплексороп,элементы 73 памяти, выходы 74 элементов ИЛИ, элемент. НЕ 75, выход 76 элемента НЕ, выходы 77 элементов памяти,регистры 78, элементы И 79, выходы80 регистров, выходы 81 элементов И,буферные элементы 82 и элемент ИЛИ83,Узел 8 распределения данных содержит дешифратор 84, выходы 85 дешифратора, мультиплексоры 86, управляющиевходы 87 мультиплексоров и элемент88 постоянной памяти,Узел 12 синхронизации включаетвход 89 запуска узла синхронизации,генератор 90 тактовых импульсов, мультиплексор 91, выходы 92 и 93 соответственно генератора тактовых импульсови мультиплексора, первый одновибратор94, первый элемент И 95, выход 96 первого элемента И, первый триггер 97,выход 98 первого триггера, первыйсчетчик 99, выход 100 переноса и информационный выход 101 первого счетчика, второй одновибратор 102, выход 103 второго одновибратора, выход104 первого одновибратора, второйтриггера 105, демультиплексор 106,выход 107 второго триггера, элемент108 постоянной памяти, второй элементИ 109, элемент И-НЕ 110, элемент ИЛИ111, второй счетчик 112, третий триггер 113, выход 114 третьего триггера,элемент НЕ 115 и третий элемент И 116.Блок 2 устройства обеспечивает работу в трех режимах:1) прием информации с магистрали 3,2) выдача информации в магистраль3;,3) обмен информацией между памятьюблока 2 и матрицей кромочных процессоров (МКП),В первом режиме по группе адресныхлиний магистрали 1 на селектор 21 адресов поступает адрес регистра 38данного блока 2, на первый вход элемента И 33 подается активный логичес50 5 152923кий уровень, разрешающий стробированиерегистра 38, По сигналу синхронизациизадатчика (СХЗ) магистрали 1 в регистр38 записывается код первого режимаработы. С выхода элемента И 33 сиг 5нал синхронизации поступает также ина одновибратор 39, вырабатывающийкороткий импульс предустановки, который устанавливает в исходное состояние триггеры и счетчики блока 2, Кодрежима подключает шинный формирователь27 на прием информации с магистрали3,подключает к входу стробированиясчетчика 59 выход переноса счетчика 557, поступает на управляющий вход -мультиплексоров 70, которые подключают информационные входы памяти к ре"гистру 34, проходит на вход элемента108 и на управляющие входы мультиплек сора 91 и демультиплексора 106, Мультиплексор 91 подключает к входу триггера 97 сигнал СХЗ магистрали 3 черезэлемент И 109, На второй вход элемента И 109 поступает уровень активизации с выхода триггера 50, Благодаряэтому триггер 97 устанавливается только при условии активизации данногоблока 2, Демультиплексор 106 подключает выход триггера 105 к линии 3.3 30синхронизации исполнителя магистрали 3 (СХИ)Сигнал синхронизации с выхода элемента И 33 через элемент ИЛИ 40 иэлемент 22.задержки устанавливает 35триггер 24, который выставляет активный логический уровень в линии 1.4 магистрали 1, Элемент 22 обеспечиваетзадержку.вьдачи сигнала СХИ на время,необходимое для настройки схемы блока 2,После снятия сигнала СХЗ с линии .1.3 магистрали 1 триггер 24 сбрасывается импульсом сброса с выхода одновибратора 26, Сигнал СХИ с линии 451.4 магистрали 1 снимается,На селектор адресов поступает адрес регистра 37 данного блока 2, Посигналу СХЗ в регистр 37 записьвается уставка.Уставка содержит:1) код эстафеты передачи активнос 2) код, определяющий число участвующих в обмене элементов 73 памяти;3) код, определяющий, какие изэлементов 73 памяти участвуют в обмене; 4 64) сигнал активизации,Код передачи эстафеты активностипоступает на управляющие входы коммутатора 43.Код, определяющий число участвующихв обмене элементов памяти, подается на элемент 55 сравнения и определяет коэффициент пересчета счетчика 54 (от 0 до 8).Код, определяющий, какие из элементов 73 памяти участвуют в обмене, подается с регистра 37 на вход элемента 88 постоянной памяти,На вход коммутатора 43 заведенылинии активизации с выходов одновибраторов 44 всех блоков 2 устройства,Число блоков 2, участвующих в данном.обмене, и последовательность ихактивизации задаются кодом эстафеты передачи активизации который подключает к выходу коммутатора 43 линиюактивизации того модуля, который активизируется перед данным,Если блок 2 активизируется первымв данном обмене, то на выход коммутатора 43 подключается линия активизации с последнего блока 2, участвующего в данном обменеЕсли в обмене участвует толькоодин блок 2, то на выход коммутатора43 подключается линия активизации содновибратора 44 этого же блока 2.Сигнал активизации поступает в регистр37 только того блока 2, который активизируется первым в данном обмене,Этот сигнал через элемент ИЛИ 46 устанавливает триггер 50,Если блок 2 не является первым, тотриггер 50 устанавливается сигналомактивизации с выхода предьдущего блока 2, Активный логический уровень навыходе триггера 50 разрешает приемсигнала СХЗ магистрали 3, прохождение импульсов стробирования на счетчик 54 и поступает на вход СЯ шинного формирователя 27, открьвая его.Входные данные поступают байтами помагистрали 3 на входы шинных формирователей всех блоков 2 устройства,По сигналу СХЗ входные данные записываются в регистр 34 активизированногоблока 2, С выхода регистра 34 данныеподаются через мультиплексоры 70 навходы элементов 73 памяти, Кроме того, по сигналу СХЗ устанавливаетсятриггер 97, который запускает цикл об 1529234ращения к памяти, разрешая прохождеНие тактовых импульсов с генератора90 на счетчик 99,Элемент 108 формирует следующие5сигналы:1) сигналы на входе 16.2 .выборатрок и столбцов в зависимости отсостояния счетчика 99;2) сигнал на входе 16.3 записисчитывания в зависимости от состояния счетчика 99, режима работы и входа 4,5 (запись-чтение);3) импульс на выходе 15.1 переключения счетчика 54 в зависимости от со.15стояния счетчика 99 и режима работы;4) импульс на входе 16,1 стробирования регистров 78 в зависимостиот состояния счетчика 99;5) сигнал на входе 16,4 управления 20буферными элементами 82 в зависимости от режима работы входа 4,56) сигнал на входе 5,4 управлениямультиплексором 68 в зависимости отсостояния счетчика 99, 25На выходе 85,1 дешифратора 84 устанавливается первый сигнал записи,который поступает на входы всехмультиплексоров 86,Элемент 88 устанавливает мультиплексоры 86 (в зависимости от кода,определяющего, какие из восьми элемен 1 тов 73 памяти участвуют в обмене) так,что первый сигнал записи поступает навход элемента ИЛИ 71, выход которогосвязан с первым из у.:яствующих в обмене элементов 73 памяти, второй сигнал записи (выход 85,2) поступает навход элемента ИЛИ 71, выход которо-го связан с вторым участвующим в обме не элементом памяти и т,д.Таким образом, первый поступившийбайт входных данных записывается впервый участвующий в обмене элемент73 памяти, По окончании цикла обращения к памяти переключается счетчик54; на выходе 85.2 дешифратора 84 устанавливается второй сигнал записи.По сигналу с выхода переноса счетчика 99 одновибратор 102 Формирует импульс, котррый. сбрасывает триггер 97и устанавливает триггер 105,С выхода триггера 105 сигнал поступает на вход демультиплексора 106,.который устанавливает в линии 3,355магистрали 3 сигнал СХИ, После сня тия с линии 3,2 магистрали 3 сигналаСХЗ одновибратор 94.формирует импульсброса триггера 105, который сбрасы-вается и снимает с линии 3.3 магистрали 3 сигнал СХИ,При поступлении второго байтаданных процесс повторяется. Данныезаписываются во второй участвующийв обмене элемент 73 памяти и т.д,При поступлении и-го байта данных(где п - число участвующих в обменеэлементов памяти) данные записываются в последний из участвующих в обмене элемент памяти, после чего навыходе элемента 55 сравнения устанавливается активный логическийуровень, который сбрасывает триггер50 счетчик 54 и запускает формирователь 44, При этом активизация блока 2 снимается, Формирователь 44 формирует импульс активизации, которыйактивизирует следующий блок 2 устройства и переключает адресные счетчики 57 и 58 данного блока 2,Во втором режиме работа блока 2отличается тем, что сигнал управлениязаписью элемента 108 не формируется,Кроме того, шинный формирователь 27переключается на вьдачу.информации вмагистраль 3,С выходов элементов памяти данныепоступают на первые входы соответствующих элементов И 79, на вторые входы которых поступают сигналы разреше"ния записи с выходов элементов 71,С выхода элемента ИЛИ 83 данные записываются в регистр 42 и через шинный Формирователь подаются в магистраль 3,Таким образом, вывод инФормации магистрали 3 происходит в такой же последовательности, что и ввод,В третьем режиме в регистр 38 записывается код третьего режима. Элементы 71 коммутируются так, что пропускают сигнал управления записи независимо от состояния входа 17, Счетный вход счетчика 58 подключается квходу 5,3,Ыультиплексор 91 и демультиплексор106 переключаются на прием и вьдачусигналов синхронизации с магистрали5 соответственно,В третьем режиме все блоки 2,участвующие в обмене, работают параллельно,В зависимости от состояния линии5,5 магистрали 5 происходит прием инФормации с магистрали 4 или вьдачаинформации в магистраль 4, 1529234При выдаче информации элемент 108открывает буферные элементы 82, Сигнал управления записью не формируется,При поступлении сигнала СХЗ магист 5рали 5 устанавливается триггер 97 изапускается цикл обращения к памяти.Информация из элементов памяти записывается в регистры.78 и через буферные элементы поступает в магистраль4, По окончании цикла обращения к памяти триггер 97 сбрасывается и устанавливается триггер 105, На линии5.6 магистрали 5 устанавливается сигнал СХИ, Сигнал СХЗ с линии 5.3 магистрали 5 снимается, сбрасываетсятриггер 105, снимается сигнал СХИ.Далее процесс повторяется, Счетчик58 переключается при снятии сигналаСХИ.По окончании выдачи первого фрагмента данных в счетчик записывается начальный адрес следующего фрагмента и т.д. 25При приеме. информации элемент 108переводит элементы 82 в третье состояние, сигнал управления записью формируется. Информация поступает на входы элементов 73 памяти. В остальномработа схемы не отличается от работыпри выдаче информации,ф При отсутствии сигнала синхронизации СХЗ устанавливается триггер 113,Сигнал с выхода триггера 113 поступает на вход элемента 108 постоянной35памятизапрещая формирование сигна"лов управления памятью САБ и ЮЕ,Сигнал с выхода триггера 113 поступает также на вход параллельной записи счетчика 112, разрешая счет,При поступлении сигнала СХЗ триг-.гер 113 сбрасывается,Формула, изобретения 4Устройство ввода-вывода матричнойвычислительной системы, содержащееш блоков ввода-вывода, где ш - числострок обрабатывающей матрицы матрич 50ной вычислительной системы, причемпервые управляющие входы-выходы,первые информационные входы-выходы,вторые управляющие входы-выходы с первого по ш-й блоков ввода-вывода соединены между собой соответственно через первую управляющую, информационную и вторую управляющую магистралиустройства, второй информационный вход-выход Ь-го блока ввода-выводаподключен к Ь-му информационному вхо"ду-выходу. группы устройства (где Ь==1ш), при этом каждый блок ввода-вывода содержит узел связи, узел,.синхронизации, узел буферной памяти,счетный узел, причем в каждом блокеввода-вывода первый информационныйвход-выход блока ввода-вывода подключен к первому информационному входу-выходу узла связи и к первому уп-,равляющему входу-выходу узла синхронизации, первый управляющИй вход-выход блока ввода-вывода соединен с управляющим входом-выходом узла связи,второй информационный вход-выходблока ввода-вывода подключен к информационному входу-выходу узлабуферной памяти, второй управляющийвход-выход блока ввода-вывода подключен к счетному входу счетного узла и к второму управляющему входу-выходу узла синхронизации, выходы узла синхронизации и счетного узлаподключены соответственно к первомууправляющему входу и к адресному входу узла буферной памяти, второй информационный вход-выход узла связиподключен к третьему управляющемувходу-выходу узла синхронизации, квторому управляющему входу узла буферной памяти и к первому управляющему входу счетного узла, о т л ич а ю щ е е с я тем, что, с цельюповышения надежности устройства засчет его перестраиваемости, третьиуправляющие входы-выходы блоков ввода-вывода с первого по ш-й соединенымежду собой через третью управляющую магистраль, при этом каждый блокввода-вывода содержит узел активизации и узел распределения данных, причем в каждом блоке ввода-вывода третий управляющий вход-выход блока вво-да-вывода подключен к управляющемувходу-выходу узла активизации и квторому управляющему входу счетногоузла, третий управляющий вход-выходузла синхронизации подключен к первому управляющему входу узла распре,деления данных, выходы с первогопо восьмой которого подключены соответственно к информационным входамс первого по восьмой узла буфернойпамяти, первый выход узла активизации подключен к второму управляющему входу узла распределения данных,информационный вход, первый и второйуправляющие входы узла активизацииподключены соответственно к первому,второму и тре тъему входам узла св яз и,ретий управляющий вход узла активиации подключен к выходу узла сикхониэации, второй выход узла активиации подключен к управляющим входамзла связи и узла синхронизации, притом узел активизации содержит триг 1 Оер, счетчикэлемент.сравнения,оммутатор, формирователь импульса,ва элемента ИЛИ и элемент И, прием первый, второй и третий управяющие входы узла активизации подклю 15ены соответственно к первым входам .ервого элемента ИЛИ, второго элеента ИЛИ и элемента И, информационФ вход узла активизации подключенпервому информационному входу комутатора и к первому входу элементаравнения, выход коммутатора подклюен к второму входу первого элемена ИЛИ, выход которого подключен к инормационному входу триггера, выходсчетчика подключен к первому выходуузла активизации и к второму входу элемента сравнения, выход которогоподключен к второму входу второго элемента ИЛИ и к входу формирователя импульса, выход которого подключен к;второму информационному входу коммутатора и к управляющему входу-выходуузла активизации, выход второго элемента ИЛИ подключен к входу установкив "О" счетчика и к входу установки в 35О триггера, выход к-" орого подключен к второму выходу узла активизациии к второму входу элемента И, выходкоторого подключен к счетному входу счетчика, при этом узел распределенияданных содержит дешифратор, элементпостоянной памяти и восемь мультиплексоров, причем первый и второй управляющие входы узла распределения данных подключены соответственно к адресному входу элемента постоянной памятии к входу дешифратора, первый выходдешифратора подключен к первым информационным входам мультиплексоров спервого по седьмой и к информационному входу восьмого мультиплексора,второй выход дешифратора подключенк вторым информационным входам мультиплексоров с первого по седьмой,третий выход дешифратора подключен ктретьим информационным входам мультиплексоров с первого по шестой, четвертый выход дешифргтора подключен к четвертым информационным входам мультиплексоров с первого по пятый, пятыйвыход дешифратора подключен к пятыминформационным входам мультиплексоровс первого по четвертый, шестой выходдешифратора подключен к шестым информационным входам мультиплексоров спервого по третий, седьмой выход дешифратора подключен к седьмым информаци-онным входам первого и второго мультиплексоров, восьмой выход дешифратора подключен к восьмому информацион"ному входу первого мультиплексора,выход элемента постоянной памяти подключен к управляющим входам мультиплексоров с первого по восьмой, выходы которых подключены соответственнок выходам с первого по восьмой узлараспределения данных,1529234 ректор Э,Лончакова НТ ССС изводственно в издательск комбинат "Патент", г. Ужгород, ул. Гагарина, 101 Составитель В,СмирновРедактор А.Огар Техред Л.Сердюкова Заказ 7643 И 5 Тираж 668НИИПИ Государственного комитета по113035, Москва, ЖПопдисноебретениям и открытиям паушская наб., д. 4/5