Устройство для сопряжения электронных вычислительных машин

(51) 4 0 06 Г 15/16 гОПИСАНИЕ ИЗОБРЕТЕНИЯИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО;ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ( 56 Авторское свидетельство СССРУ 980088, кл. 0 06 Р 13/12, 1981Авторское свидетельство СССРУ 907536, кл, 0 06 Р 13/36, 1980,Авторское свидетельство СССРФ 1285485, кл. 0 06 Г 15/16, 1985. 54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕК -ТРОННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАШИН(57) Изобретение относится к вычислительной технике и используется дляпостроения многомашинных вычислительных систем. Цель изобретения -повышение производительности .устройства за счет создачия на передающей стороне очереди пакетов с возможностью передачи пакета по межмашинной магистрали с одновременнымприемом в блок буферной памяти следующего пакета. С этой целью устройство содержит два блока 1,2 буфернойпамяти, причем блок 1 содержит п подблоков, аналогичных блоку 2. 1 з.п.ф в ,лы, 5 ил,Изобретение относится к вычислительной технике и может йспользоваться для построения многомашинных вы числительных систем,Цель изобретения - повышение производительности устройства за счетсоздания на передающей стороне очереди пакетов с возможностью передачипакета по межмашинной магистрали содновременным приемом в блок буфернойпамяти следующего пакета,На Фиг. 1 представлена структурная схема устройства:, на фиг. 2 -схема первого блока буферной памяти;на Фиг, 3 - схема схемы захвата;на фиг,4 - схема дешифратора адреса;на Фиг. 5 - схема соединения ЗВМс помощью предлагаемого устройствав многомашинную систему. 2 ОУстройство для сопряжения электронных вычислительных машин содержит блоки 1 и 2 буФерной памяти, счетчики 3 и 4, триггеры 5 и 6, дешифратор 7 адреса, генератор 8 импульсов, схему 9 захвата, усилители 10-16, элементы И 17 и ИЛИ 18, При этом информационный вход-выход 19 устройства подключен к первому входу-выходу первого усилителя 10 вход блокировки которого подключен к входу шестого усилителя 15 и выходу 20 схемы 9 захвата. Вход-вьп:од 21 подтверждения, устройства (магистраль подтвержде" ния) подключен к выходу второго 1 и входу третьегб 12 усилителей вход- выход 22 захвата устройства (магистраль захвата) - к выходу шестого 15 и входу седьмого 16 усилителей,. входвыхад 23 синхронизации: (магистраль синхронизации ) - к вых 6 ду пятого 14 и входу четвертого 3 усилителей.Адресные входы первого 1 и второго 2 блоков буферной памяти подключе-. ны к инФормационным выходам соответственна первого 3 и второго 4 счетчиков, Выход переноса первого счетчика 3 подключен к входу установки в "1" первого триггера 5, а выход переноса второго счетчика 4 - к синхравходу второго триггера б, инверсный выход которого подключен к выходу 24 занятости второго блока буферной памяти и управляющему входу 2555 дешифратора 7 адреса, выход 26 выборки которого соединен с входом элемента И 17 и входом второго усилителВход 27 чтения первого блока 1 буферной памяти соединен с выходом 28 элемента ИЛИ 18,Кроме того, в .устройства введенысчетчики 29-32, триггер 33, Формирователи 34 и 35 импульсов демультиУплексор Зб, дешифраторы 37-39, элементы И 40-43, элементы ИЛИ 44 и 45,элемент НЕ 46, Причем выход переносапервого счетчика 3 подключен к счетному входу третьего счетчика 29 информационные выходы которого соединены с выходами первого дешифратора 37,Выходы последнего соединены с первыми входами 47 выборки первого блока 1буферной памяти, вторые входы 48 выборки которого соединены с выходамивторого дешифратора 38, входами соединенного с информационными выходами четвертого счетчика 30, Счетныйвход счетчика 30 присоединен к выходу переноса пятого счетчика 3,входу установки в "1" третьего триггера 33 и входу 49 сброса схемы 9захвата,Вход 50 записи первого блока 1 буферной памяти соединен со счетным входом первого счетчика 3 и входом 51 записи устройства, информационный вход 52 первого блокабуферной памяти, - с информационным выходам второго блока 2 буферной памяти и с входам-выхадом (линией) 53 данных устройства, а информационный выход 54 первого блока 1 буферной памяти - с информационным .входом второго плащ ка 2 буферной памяти, входам 5 э дешифратора 7 адреса и вторым входом- выходом первого усилителя О. Вторые адресные входы первого блока 1 буферной памяти соединены с информационными выходами пятого счетчика 31, счетный вход которого соединен с;еа вым выходом ,цемультиплексара "б, первым входом первого элемента ИЛИ 18 и первым входом второго элемента ИЛИ 44, второй вход катарага соединен с вторым выходом демультиплексара ЗЬ и вторым входом первого элемента ИЛИ 18. Выход второго элемента ИЛИ 44 соединен с входом пятага усилителя 14, выход четвертого усилителя 13 подключен к первому вхаду второго элемента И 40 и второму входу первого элемечта И 7, выход котарага подключен к входу записи второго бло-. ка 2 буферной памяти и перяам 5 вхлдутретьего элемента ИПИ 45, второй вход которого подсоединен к входу 56 чтения устройства и входу чтения второго блока 2 буферной памяти.Выход первого триггера 5 соединен с входом третьего элемента И 41, выход которого соединен с входом прямого счета шестого счетчика 32 и синхровхадам первого триггера 5. Выход третьего триггера 33 соединен с первым входом четвертого элемента И 42, выход которого соединен с входом обратного счета шестого счетчика 32 и с синхровходом третьего триггера 33. Выход генератора 8 импульсов соединен с вторым входом третьего элемента И 41, входам первого Формирователя 34 импульсов, тактовым входом 57 схемы 9 захвата и информационным входом демультиплексора 36, вход запрета которого соединен с выходом 20 схемы 9 захвата, а адресный вход - с выходом третьего усилителя 12 и входом элемента НЕ 46, выход которого пад ключен к второму входу второго элемента И 40. Выхоц последнего присоединен к входу Формирователя 35 импупьсов, подключенного выходом к тактовому входу 58 дешифратора 7 адреса, 30 вход 59 сброса которого подключен к выходу седьмого усилителя 16 и входу 60 установки схемы 9 захвата, вход 61 запроса которой подключен к выходу пятого элемента И 43. Первый вход элемента И 43 соединен с входом 62 запроса устройства на захват, а второй вход - с выходом 63 занятости первого блока 1 буферной памяти и младшим информационным выходом тре тьего дешифратара 39, старший информационный выход которого соединен с выходом 64 требования приема информации в,первый блокбуферной памяти устройства. Информационные входы 45 третьего дешифратора 39 соединены с информационными выходами шестого счетчика 32, выхоц первого Формирователя 34 импульсов - с вторым входом четвертого элемента И 42, выход третьего элемента ИЛИ 45 - со счетным входом второго счетчика 4, вход 65 начальной установки устройства - с входами начальной установки всех счетчиков триггеров и схемы 9 зах55вата.Кроме того, первый блок 1 буферной памяти ( Фиг,2) содержит и подблоков 66, каждый из которых содержит узел 67 памяти, аналогичный второму блоку 2 буферной памяти, элементы И 68 и 69, мультиплексор 70 адреса, формирователь 7 импульсов, Причем информацианньш вход 52 первого блока 1 буФерной памяти саецинен с входами данных узлов 67 памяти подблоков бб, а информационнай выход 54 первого блока,".Ферной памяти - с выходами данн:,х узлов 67 памяти подблаков бб, Бхад 47 выборки первого блока 1 буферной памяти соединен с первыми входами элементов И 68 каждого пддбло". ка бб соответственно а вторые вхоцы 48 выборки первого блока 1 буферной памяти - с первыми входами вторьх элементов И 69 каждого подблока 66 соответственна, Выходы мультиплексоров 70 соединены с адресными входами узлов 67 памяти падблокав бб. Вход 50 записи первого блока 1 буферной памяти соединен с вторыми входами элементов И 68 каждого подблока 66, а вход 27 чтения первого блока 1 буферной памяти - с вторыми входами вторых элементов И 69 каждого подблока 66. Входы данных мультиплексоров 70 каждого гацблока 66 соединены с первым 72 и вторым 73 адресными входами первого блока 1 буферной памяти. Выходы первых элементов И 68 соединены с входами записи узлов 67 памяти каждого подблока 66, а выходы вторых элементов И 69 - с входами формирователей 71 импульсов и управляющими входами мультиплексоров 70 и подблоков бб. Выходы Формирователей 71 импульсов каждого подблока бб соединены с входами чтения узлов 67 памяти и подблоков 66 первого блока 1 буферной памяти.Схема 9 захвата (магистрали) содержит (фиг, 3) счетчик 74, регистр 75, триггер 76, причем выход регистра 75 подключен к информационному входу счетчика 74, выход переноса счетчика 74 - к синхровходу триггера 76, счетчик имеет вход 60 установки, тактовый вход 57,.триггер имеет вход 61 запроса, входы 49 и 77. сброса и выход схемы 9 захвата (магист" рали). Дешифратор 7 адреса (Фиг, 4) со" держит схему 78 сравнения, регистр 79, триггер 80, элемент И 81. При, этом первые входы схемы 78 сравнения являются информационными входами45 50 55 55 дешифратора 7 адреса, а вторыевходы подключены к выходу регистра 79. Выход схемы 78 сравнения подключен к.первому входу элементз И 81,второй вход которого является управляющим входом 25 дешифратора.7 адреса. Вход 58 дешифратора 7 адреса явется тактовым входом. Выход элементаИ 8 подключен к синхровходу триггера 80, выход которого является выходом 26 выборки дешифратора 7 адреса,Вход 59 является входом сброс. дешигрратора 7 адреса.Устройство работает следукгщгм образом,Обмен между парой .ЭВМ 82, и 82через устройства 83, и 831 г для сойряжения ЭВМ и информационный вход-выход 19 устройства включает эта-.ы,:проверка машиной 82, инициаторомобмена занятости своего устройстваи при необходимости ожидание его освобождения;занесение. пакета данных черезвход-выход 53 устройства из ЭВМ 82в блок 1 буферной памяти устройт"ва 83;проверка занятости блока 2 б ферной памяти устройства 83 и в случаенеобходимости ожидание его освобождения;передача пакета данных из блока 1буферной памяти устройства 83. г блок1 буферной памяти устройства 83 споследующим освобождением входа-выхода 19 устройства;передача пакета иэ блока 2 буферной памяти устройства 83 через входвыход 53 данных устройства (линия53) в ЭВМ 821.На первых этапах управление осуществляет ЭВМ 82 на последнем 82,В устройстве 83 блок 1 буфернойпамяти доступен с линии 53 только позаписи, а блок 2 буферной памяти -только по чтению.Запись данных с линии 53 в блок 1буферной памяти сопровождается сгггналом на входе 51 записи устройств, ачтение данных из блока 2 буфернойпамяти - сигналами на входе 56 чтенияустройства.Сигналы с входа 51 поступают насчетный вход счетчика 3. При посгуплении импульса записи на вход 51 происходит запись слова в блок 1 буферной памяти, По заднему Фронту импульса записи происходит увепиченне 10 15 20 25 30 35 40 содержимого счетчика 3 на единицу,Лдреснце входы 72 блока 1 буфернойпамяти подключены к информационномувыходу счетчика 3. Таким образом,устройство готово принять следующееслово пакета.Межмашинный обмен начинается с начальной установки устройств 83,которая осуществляется подачей импульса на вход 65 начальной установкиустройства. После начальной установки ЭВМ 82 начинает заносить пакетданных в блок 1 буферной памяти своего устройства через вход-выход 53.После занесения пакета данных на вьгходе переноса счетчика 3 (при егоперевыполнении) вырабатывается импульс, который поступает на Б-входтриггера 5, устанавливая его в единичное состояние. Этот же импульспроизводит увеличение содержимогосчетчика 29, которое дешифрируетсядешифратором 37, при этом выход дешифратора 37 отображает адрес пакета в .блоке 1 буферной памяти. Длительность импульса переноса счетчи"ка 3 не превышает времени переключения триггера 5,Уровень с выхода триггера 5 поступает на вход элемента И 41, на второйвход которого поступают импульсы сгенератора 8. При прохождении очередного импульса на. выходе элементаИ 41 образуется фронт, который увеличивает на единицу содержимое счетчика 32 и обнуляет триггер 5, Е-входкоторого находится в состоянии логическогс "О".Состояние счетчика 32 дешифрируется на дешифраторе 39 с инверснымивыходами, первый и последний выходныеразряды которого отражают заполненипакетами блока 1 буферной памяти. Младший выход дешифратора 39 характеризует занятость памяти, "-. ги на этом выходе логический "О, то память свободна. Старший разряд выхода дешифратора 39 указывает на заполне-. ние блокабуферной памяти, Старший выходной разряд дешифратора 39 соединен с выходом 64 устройства, а младшии - с выходом 63 занятости первого блока буферной памяти, При переключении счетчика 32 в состояние, отличное от логического "О", на этой ликии г оявляется единичный гготеггциагг, кото" рый поступает на вход э;гемента И 43,44300Таким образом, прием пакетов в блок 1 буферной памяти возможен до появления уровня логического "0" на выходе 64.При наличии уровня разрешения захвата на входе 62 на входе 61 схемы захвата образуется сигнал, разрешающийустройству 83;произвести захват.После разрешения всевозможных конфликтов по захвату входа-выхода (магистраль) 19 устройства от различны,. устройств 83 и предоставления входа- выхода 19 устройству 83, на выходе 20 схемы 9 захвата вырабатывается уровень, который переключает усили тель 1 О на передачу и через усили - тель 15 выставляется на вход-выход 22 захвата, сигнал с выхода 20 схемы 9 захвата поступает на вход запрета демультиплексора 36, разрешая прохожде ние синхроимпульсов с генератора 8 на входы элементов ИЛИ 8 и 44, Синхроимпульсы с выхода 28 элемента ИЖ 18 поступают на вход 27 чтения блока 1 буферной памяти, а с выхода 25 элемента ИЛИ 44 через усилитель 14 - на вход-выход (магистраль) 23 синхронизации устройства.Синхроимпульсы, поступая на вход 27 чтения блока 1 буферной памяти, инициируют чтение первого слова пакета, определяемого содержимым счетчика 30, на магистраль 19. В первом слове пакета должна содержаться информация об адресуемом устройстве 83 . Адресное слово через усилитель 35 10 устройства 83, поступает на входы 55 дешифраторов 7 адреса остальных устройств 83. Работа дешифраторов синхронизируется импульсами тактовой частоты, которые поступают через 40 усилитель 13 с магистрали 23 на элемент И 40, с выхода которого через формирователь импульсов 35 они проходят на вход 58 дешифратора 7 адреса. Если адрес устройства и информация 45 в адресном слове совпадают, происходит появление единичного уровня на выходе 26 дешифратора 7 адреса, который через усилитель 1 выставляется на магистраль 2 подтверждения. 50 Дешифратор 7 адреса выполняет Функции схемы подтверждения обращения к устройству, Если блок 2 буФерной памяти устройства 83 занят, то дешифратор 7 адреса через усилитель 11 держит на магистрали 21 уровень логического пО".Уровень с магистрали 21 через усилитель 12 поступает на адресный вход демультиплексора 36 устройства 83 переключая направление прохождения синхроимпульсов на счетный вход счетчика 31 и на второй вход элемента ИЛИ 18. Выходы счетчика 31 подключены к вторым адресным входам 73 блока 1 буферной памяти, По синхроим-пульсу происходит чтение слова пакета, -пр;деляемого содержимым счетчика 30 пэ адресу, хранящемуся в счетчике 31, на магистраль 19. По заднему фронту синхроимпульса происходит наращивание содержимого счетчика 31, После того, как пакет считан (переполнение счетчика 31), на выходе счетчика 31 образуется импульс, который поступает на Я-вход триггера 33, устанавливая его в состояние логической . Этим же импульсом увеличивается содержимое счетчика 30, тем самым осуществляется переход по чтению к следующему пакету в очереди, сбрасывается схема 9 захвата, освобождается магистраль 19, Длительность импульса переноса счетчика 31 не превышает времени переключения триггера 33.Синхросигналы с генератора 8 поступают на вход формирователя 34 импульсов, работающего по заднему фронту импульса, исключение этого элемента позволяет получить на входах элементов И 41 и 42 последовательность сдвинутых по фазе синхроимпульсов, На выходе элемента И 42 образуется фронт, который уменьшает на единицу содержимое счетчика 32 и сбрасывает триггер 33, Р-вход которого подклю-. чен к логическому "0". Такой способ включения счетчика 32 позволяет в любой момент времени контролировать содержимое блока 1 буферной памяти и производить одновременно запись пакета данных в блокбуферной памяти и чтение пакета на магистраль 19,Если блок 1 буферной памяти соддржит еще пакеты, что характеризуется состоянием счетчика 32, и магистраль 19 свободна (отсутствует уровень на магистрали 22, устройство 83; может захватить магистраль 19. Рассмотрим передачу пакета данных, передаваемого по магистрали 19 в блок 2 буферной памяти устройства 831. Синхроимпульс с устройства 83; по магистрали 23 через усилитель 13, элемент, И 17, открытый уровень на выходе 26 дешифратора 7 адреса поступает навход записи блока 2 буферной и".мятии через элемент ИЛИ 45 на счетныйвход счетчика 4 выходы которого присоединены к адресным входам блска 2буферной памяти, По импульсу проходит запись слова данных в блок 2 буФерной памяти, а по заднему его фронту - увеличение содержимого счетчика 4. После переполнения счетчика(пакет принят) на его выходе образуется импульс, переключающий счетныйтриггер 5 в единичное положение,тем самым выставляя на выход 24 уровень, свидетельствующий о том, то 15пакет принят. После этого ЗВМ 82начинает чтение пакета из блока. 2буферной памяти. Импульсы чтенигя поступают на счетный вход счетчика 4через элемент ИЛИ 45 и на вход чте Ония блока 2 буферной памяти, По импульсу происходит чтение. слова, апо его заднему фронту - увеличениесодержимого счетчика 4, После чтенияпакета на выходе переноса счетчика 4появляется импульс возвращающийтриггер б в нулевое состояние, ч:тосвидетельствует по выходу 24 в ЗВИ821 об освобождении блока 2 буфернойпамяти, 3 ОБлок 1 буферной памяти (Фиг,2)образует входную очередь. В начглеработы запись производится в первыйузел 67 памяти, Сигнал записи и эоходит через открытый элемент И 68 яавход записи соответствующего узла 67памяти, Злементы И 68 подключают:ясоответственно к первым входам 4вы.борки. Узел 67 памяти адресуется через адресный вход 72 и мультиплексор 70, После заполнения первого узла67 памяти открывается по входу записи 50 следующий элемент И 68. Такимобразом, по записи становится доступным второй узел 67 памяти и т,дЧтение происходит начиная с первогоузла 67 памяти, Сигнал чтения поступает на вход чтения узла 67 памятичерез открытый по второму входу 48выборки элемент И 69, переключая,мулвтиплексор 70 с входа 72 адреса навход 73 адреса, Одновременно по ;.игналу чтения с входа 27 Формируетсяимпульс чтения узла 67, памяти чг.;резФормирователь 71. Затем осуществляется переход к чтению узла 67 г ти Ыи т.д,Схема 9 захвата (Фиг.З) работ;.ет- апро сы поступают с входа 61 на Л- вход триггера 76. Если магистраль 22 находит - ся в состоянии логического "0", то на входе 60 счетчика 74 находится нулевой уровень, разрешающий счет, При поступлении импульсов на вход 51 происходит последовательное наращивание его значения.Начальное значение счетчика 74 задается значением регистра 75, представляющего соответствующий приоритету устройства 83 набор логических "О" к "1", Чем выше приоритет устройства, тем большее двоичное значение находится на выходе регистра 75. Как только возникает переполнение счетчика, на его выходе возникает импульс переноса поступающий на С-вход триггера 76, переводя его вединичное состояние, Триггер 76 выставляет с выхода 20 через усилитель 15 на магистраль 22 единичный уровень. Усилитель 16 всех устройств 83 производит передачу этого уровня на вход 60 счетчиков 74, производя их начальн 1- установку. Сброс триггера 76 осуще.ствляется подачей сигнала на вход 49 или 77. Таким образом, в один мг - мент времени возможен захват магистрали 19 только одним устройством,Схема дешифратора 7 адреса (Фкг.4) представляет собой схему 78 сравнения, Код адреса устройства 83 зацается регистром 19, представляющим набор логических "О" и "1" в зависи - мости от адреса устройства, Схема 78 сравнения синхронизируется скгналамп на входе 58, При совпадении адреса устройства, задаваемого регистром 79, с информацией на входе 55 импульсы с выхода схемы 78 сравнения поступа- ют на вход элемента И 81 и, если бл-" 2 буФерной памяти адресуемого ус г ства 83 свободсн (логическаяна входе 25) импульсы с выхо-,а элемента И 81 поступают на С-вход триггера 80 (Р-вход в состоянии логической "1"), переключая его в единкчн; . положение, свидетельствующее очто устройство выбрано, Единичный потенциал с триггера 80 выставляет:., на выход 26 выборки дешифратора адр са. Триггер 80 сбрасывается уровне логического "О" на входе 59. Формула кзобрг. енУстройство для сопряжения зпр./г"жащее первый и второй блоки буферной памяти, два счетчика, два триггера, дешифратор адреса, генератор импульсов, схему захвата, усилитель, элементы И и ИЛИ, при этом информационный вход-выход устройства подключен к первому входу-выходу усилителя, вход блокировки которого подключен к выходу захвата устройства и выходу схемы захвата, первые адресные входы первого и адресные входы второ. го блоков буферной памяти подключены к информационным выходам соответст-. венно первого и второго счетчиков, 15 выход переноса первого счетчика подключен к входу установки в "1" первого триггера, а выход переноса второго счетчика - к синхровходу второго триггера, инверсный выход кото- Я рого подключен к выходу занятости второго блока буферной памяти и к управляющему входу дешифратора адреса, выход выборки которого соединен с первым входом первого элемента И и 25 выходом подтверждения подключения "стройства, вход чтения первого блока буферной памяти соединен с выходом первого элемента ИЛИ, о т л и ч а ющ е е с я тем, что, с целью повыше ния производительности за счет создания на передающей стороне очереди пакетов с возможностью передачи пакета по межмашинной магистрали с одновременным приемом в блок буферной па-З 5 мяти следующего пакета, в устройство введены четыре счетчика, третий триггер, два формирователя импульсов, демультиплексор, три дешифратора, четыре элемента И, два элемента ИЛИ, 4 О элемент НЕ, причем выход переноса первого счетчика подключен к счетному входу третьего счЕтчика, информационные выходы которого соединены с входами первого дешифратора, выходы 45 которого соединены с первыми входами выборки первого блока буферной памя-. ти, вторые входы выборки котороГо соединены с выходами второго дешифратора, входы которого соединены с информационными выходами четвертого счетчика, счетный вход которого соединен с выходом переноса пятого счетчика, с входом установки в "1" третьего триггера, и входом сброса схемы захвата, вход записи первого блока55 буферной памяти соединен со счетным входом первого счетчика и входом записи устройства, информационный вход первого блока буферной памяти соеди- .нен с информационным выходом второгоблока буферной памяти и с входом-выходом данных устройства, а информационный выход первого блока буфернойпамяти соецинен с информационным входом второго блока буферной памяти,инфо-ццонным входом дешифратораадре;: и вторым вхоцом-выходом усилителя, в.дрые адресные входы первогоблока буферной памяти соединены с информационными выходами пятого счетчика, счетный вход которого соединенс первым выходом демультиплексора,первым входом первого элемента ИЛИи первым входом второго элемента ИЛИ,второй вход которого соединен с вторым выходом демультиплексора и вторымвходом первого элемента ИЛИ, выходвторого элемента ИЛИ соединен с выходом синхронизации устройства, входсинхронизации устройства подключенк первому входу второго элемента И ивторому входу первого элемента И,выход которого подключен к входу записи второго блока буферной памяти,и к первому входу третьего элементаИЛИ, второй вход которого соединен свходами чтения устройства и второгоблока буферной памяти, выход первоготриггера соединен с первым входомтретьего элемента И, выход которогосоединен с входом прямого счета шестого счетчика и с синхровходом первого триггера, выход третьего триггера соединен с первым входом четвертого элемента И, выход которого соединен с входом обратного счета шестого счетчика и с синхровходом тре-.тьего триггера, выход генератораимпульсов соединен с вторым входомтретьего элемента И, входом первогоформирователя импульсов, тактовымвходом схемы захвата и информационным входом демультиплексора, входзапрета которого соединен с выходомсхемы захвата, а адресный вход - свходом подтверждения подключенияустройства, входом элемента НЕ, выход которого подключен к второму входу второго элемента И, выход которого соединен с входом второго формирователя импульсов, выход которогоподключен к тактовому входу дешифратора адреса, вход сброса которогоподключен к входу захвата устройстваи входу установки в "1" схемы захвата, вход залроса которой подключенк выходу пятого элемента И, т ервыйвход которого соединен с входом запроса на захват устройства, - второйвход - с входом занятости первого5блока буферной памяти и младаим информационным выходом третьего дешифратора, старший информационный выходкоторого соединен с выходом требования приема информации в первый блокбуферной памяти устройства, информационный вход третьего дешифраторасоединен с информационным выходомшестого счетчика, выход первого формирователя импульсон соединен с вторым входом четвертого элемента И,выход третьего элемента ИЛИ с оединенсо счетйым входом второго сче ".чика,вход начальной установки устройствасоединен с входами начальной становОки всех счетчиков, триггеров и схемызахвата,2. Устройство по н, 1, о т л и ч а ю щ е е с я тем, что первый 25 блок буферной памяти содержит и подблоков, каждый из которых содержит узел памяти, дна элемента И, мультиплексор адреса, формирователь импульсов, причем информационный вход 3 О первого блока буферной памяти соединен с входами данных узлов памяти всех подблокон, а информационный выход перного блока буферной памяти соединен с ныходами данных узлон памяти нсех подблоков, первые входы выборки первого блока буферной памяти соединены с первыми входами первых элементов И каждого подблока соответственно, а вторые входы выборки первого блока буферной памяти - с первыми входами вторых элементон И каждого лодблока, ныходы мультиплс.к-. соров адреса соединены с адресными входами соотнетстнукнщих узлов памяти подблокон, вход записи первого блока буферной памяти соединен с вторыми входами первых элементов И каждого подблока, а вход чтения первого блока. буферной памяти - с вторыми входами вторых элементов И каждого подблока, входы данных мультиплексоров адреса каждого подблока соединены с первым и вторым адресными нходами первого блока буферной памяти, причем в каждом подблоке выход первого элемента И соединен с входом записи узла памяти, выход второго элемента И сое. - динен с входом формирователя импул сон к управляющим входом мультиплек " сора адреса, выход формирователя импульсов соединен с входом чтения узла памяти.1443001Составитель Ю. ГрецкРедактор В. Петраш Техред М.Ходаничтор 0 КравцовисноеЗаказ 6386/46Тираж 704 Под ВПИИПИ Государственного комитета ССС по делам изобретений и открытий 3035, Москва, Ж, Раушская наб., д. Нроиэводствеш-полиграфическое предприятие, г. Ужгород, ул. Проект