Устройство для преобразования интервалов времени в цифровой код

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЯО 1411701(51)4 С 04 Р 10 04 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРВ 1234971, кл. Н 03 М 1/50, 1984,(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯИНТЕРВАПОВ ВРЕМЕНИ В ЦИФРОВОЙ КОД(57) Изобретение относится к импульсной технике и служит дпя расширенияФункциональных возможностей устройства и повышения его надежности. Устройство содержит генератор 1 импульсов, элементы И 2-5, двоичный счетчик 6, триггер 8, бтвк 10 элементовИ, регистры 11-14, преобразователикода 17-19, блоки 20 и 21 регистрации и управления и микропроцессор 22,Введение двоичного счетчика 7, триггера 9, блока 15 определения порядкакода н адаптивного усекателя 16уменьшает нестабильность частоты следования импульсов. В описании приве-дены примеры реапизации блоков 15 и21 определения порядка кода и управления, адаптивного усекателя 16 имикропроцессора 22. 2 з.п. Ф-лы, 5 ил,Изобретение относится к импульсной технике.Целью изобретения является расширение функциональных воэможностей и повышение надежности за счет уменьшения влияния нестабильности частотыследования импульсов.На фиг. 1 представлена структурная схема устройства для преобразования интервалов времени н цифровой код; на фиг.2 - схема блока определения порядка кода; на фиг.3 - схема адаптивного усекателя кодов; на фиг.4 - схема блока управления; на Фиг.5 - 5 схема микропроцессора.Устройство (фиг. 1) состоит из генератора 1 импульсов, первого, второго, третьего и четвертого элементов И 2-5, первого и второго двоич О ных счетчиков б и 7, первого и второго триггеров 8 и 9 блока 10 злемен 1тов И, первого, второго, третьего и четвертого регистров 11-14, блока 15 определения порядка кода, адаптивно го, усекателя 16, первого, второго и третьего преобразователей 17-19 кода, блока 20 регистрации, блока 21 управления и микропроцессора 22.Выход генератора 1 соединен с пер вым входом первого элемента И 2, выход которого соединен со счетным входом счетчика 6, первый выход счетчика 6 соединен с информационным входом блока 10, второй, третий, четвер тый и пятый выходы счетчика б соединены с вторым, третьим, четвертым и пятым входами адаптивного усекателя 16, шестой выход счетчика б соединен с первым входом блока 15, выходы бло ка 10 соединены с входами регистра 11, выходы которого соединены с первым входом адаптивного усекателя 16, пер вья, второй, третий и четвертый выходы блока 15 соединены с шестым, седь мым, восьмым и девятым входами усекателя 16 соответственно, первый выход усекателя 16 соединен с первым входом микропроцессора 22 второй выход усекателя 16 - с третьим входом мик 50 ропроцессора 22, прямой выход триггера 9 соединен с нторым входом микропроцессора 22, четвертый вход которого соединен с выходом счетчика 7, первый выход - с входом регистра 12, второй выход - с входом регистра 13, а третий выход - с входом регистра 14, выход регистра 12 соединен с входом преобразователя 17, выход регистра 13 - с входами преобразователя 8,выход регистра 14 - с входом преобразователя 19, выходы преобразователей 17-19 соединены соответственно спервым, вторым и третьим входами блока 20, первый вход триггера 8 является входом установки в "1" триггера 8,прямой выход триггера 8 соединен спервым входом элемента И 3, второйвход которого является входом Н устройства, первый вход элемента И 4является нходом С устройства, перныйвход элемента И 5 - входом К устройства, четвертый выход микропроцессора 22 соединен с четвертым входомблока 21, выход элемента И 3 соединен с первым входом блока 21, выходэлемента И 4 - с вторым входом блока21, выход элемента И 5 - с третьимвходом блока 21, первый ньход блока21 соединен с входом элемента И 2,второй выход блока 21 - с входамисброса в "О" триггера 8, третий выход блока 21 - с вторыми входами элементов И 4 и 5, четвертый выход блока 21 - с входами сброса н "О" триггера 9 и счетчика 7 пятый выход блока 21 - с вторым входом блока 10,шестой выход блока 21 - с входомсброса счетчика 6, седьмой выход блока 21 - с входом установки н "1"триггера 9,Блок 15 (Фиг,2) содержит элементыИ 24-32. Первый вход блока 15 соединен с первым входом элемента И 28,выход которого является первым выходом блока 15, второй вход блока 15соединен с первыми входами элементовИ 24-27, третий вход блока 15 - свторым входом элемента И 24, выходкоторого соединен с первым входомэлемента И 29, выход которого является вторым выходом блока 15, четвертый вход блока 15 соединен с вторымивходами элементов И 25-27, пятыйвход блока 15 соединен с третьим входом элемента И 25, выход которогосоединен с первым входом элементаИ 30, выход которого является тре-тьим выходом блока 15, шестой входблока 15 соединен с третьими входами элементон И 26 и 27, седьмой входблока 15 - с четвертым входом элемента И 26, выход которого соединен спервым входом элемента И 31, выходкоторого является четвертым выходомблока 15, восьмой вход блока 15 соединен с четвертым входом элемента10 15 И 27, выход которого соединен с первым входом элемента И 32, выход которого является шестым выходом блока 15, вторые входы элементов И 28-32 объедйнены и являются девятым входом 23 блока 15Адаптивный усекатель 16 (фиг,3) состоит из восьми наборов ключей 33- 40, каждый из которых состоит из семи элементов И, первые входы элементов И каждого набора являются информационными входами, вторые входы управляющими входами,- выходы наборов ключей 33-36 являются первым выходом адаптивного усекателя, а выходы набо - ров ключей 37-40 - вторыми выходами.Блок 21 управления (фиг.4) может состоять иэ элементов ИЛИ 41-43, триггера 44, элемента И 45, линий 46 задержки, инвертора 47, одновибратора 48, элемента И 49, инвертора 50, одновибратора 51, триггера 52, элемента ИЛИ 53, одновибратора 54, триггера 55, элемента ИЛИ 56 и блока 57 формирования .Микропроцессор 22 может состоять (фиг.5) из двух параллельных программируемых интерфейсов 58 и 59, буферных регистров 60 и 61, буферного блока 62 памяти, тактового генератора 63, центрального процессора 64, запоминающего блока 65, блока 66 сброса, блока 67 управления, блока 68 готовности, дешифраторов 69 и 70, шин 71 - 73 управления, адреса, данных.Устройство для преобразования интервалов времени в цифровой код работает следующим образом.При включении питания сигнал с второго выхода блока 21 сбрасывает триггер 8, а с четвертого выхода - счетчик 7 и триггер 9. Сигнал с шестого выхода блока 21 сбрасывает счетчик 6, с третьего выхода блока 21 запрещает прохождение импульсов С и К через элементы И 4 и 5. Сигнал с первого выхода блока 21 запрещает прохождение импульсов Р генератора 1 через элемент И 2, Блок 68 (фиг.5) готовности выдает на вход ГОТ микропроцессора сигнал ГТ, По срезу сигнала СБР в микропроцессоре происходитзапуск программы, записанной в ячейках ПЗУ с нулевого адреса, После пуска программа микропроцессора производит настройку первого интерфейса микропроцессора на ввод в режиме Я повсем трем каналам, а второго интерфейса микропроцессора - на вывод в режиме Ю по всем трем каналам. Для этого микропроцессор посылает в каждый из интерфейсов соответствующее управляющее слово, После этого производит самопроверку, для чего программно формируются эталонные значения кодов Р 9 , Я эт и Кт, соответствующие максимальному значению преобразуемого интервала времени. Производится подсчет эталонного результата зт по формуле Ь = М(К - 1 + - )Ортэт эт Р УУ 1 - КПР Х.ХХ 9 Ха 1 20 т = КПР Хзх; полнить преобразование интерваловвремени, поступающих на вход преобразователя в виде импульсов Н, С и К,Для этого подается импульс С нв пер -вый вход триггера 8, что приводит кустановке в "1" триггера 8, и сигналс его прямого выхода разрешает прохождение через элемент И 3 следующего импульса Н, Поступив нв вход преобразователя, этот импульс проходитчерез элемент И 3 на первый вход.блока 21. Сигнал на третьем выходеблока 21 принимает значение "1" иразрешает прохождение импульсов С иК через элементы И 4 и 5. ИмпульсыС с выхода элемента И 4 поступают навторой вход блока 21, а также попадают на счетный вход счетчика 7, гдепроизводится их счет, В блоке 21 импульс С формирует узкий импульс, проходящий на шестой выход блока 21.Этот импульс сбрасывает счетчик 6,По заднему срезу импульса С запускается одновибратор 54 в устройстве управления, узкий импульс которого устанавливает триггер 55 устройства уп -равления в единичное состояние. Сигнал с прямого выхода этого триггерапоступает на первый выход блока 21управлениякоторый соединен с входом элемента И 2. Импульсы Р с выхода генератора 1 начинают поступатьна вход счетчика 6. Сигнал на первомвыходе, блока 21 сохраняет единичноезначение от заднего среза одного импульса С до переднего фронта следующего импульса С. Если в интервалемежду двумя импульсами С импульс Кне возник, то в конце интервала появляется импульс на шестом выходеблоха 21, который сбрасывает счетчик6. По заднему срезу средующего импульса С счет импульсов Р в счетчикеначинается с нулевого кода. Если жеимпульс К появился, то, пройдя черезэлемент И 5, он поступает на третийвход блока 21, на пятом выходе которого вырабатывается импульс стробирования блока 10. Код Я числа импульсов Р генератора 1, прошедших черезэлемент И 2 за время Т,1 от заднего среза импульса С до переднего фронта импульса К, перезаписывается из счетчика 6 в буферный регистр 11 а блок 21 вырабатывает сигнал запрета на сброс счетчика 6.В счетчике 6 продолжается счет импульсов Р, Отрицательный сигнал иа 25 30 35 40 45 50 55 первом выходе блока 21 запрещает прохождение импульсов Р через элемент И 2 на вход счетчика 6, Одновременно вырабатывается импульс на седьмом выходе блока 21. Этот сигнал устанавливает в "1" триггер 9, который выдает сигнал КПРна второй вход микропроцессора 22 и нв второй вход блока 15,Импульс на третьем выходе блока 21 закрывает элементы И 4 и 5. Сигнал с седьмого выхода блока 21 сбрасывает триггер 8, который запрещает прохождение импульсов Н через элемент И 3. Уровни блока 15 описываются системой управлений У,-КПРХ,где У - У- логические уровни сигналов на шестом, седьмом, восьмом идевятом выходах соответственно;1 Х 10 вХо логическиеуровни сигналов на прямых и инверсных выходах седьмого, восьмого, девятого и десятого разрядов счетчика 6.При появлении единичного уровняна одном из выходов блока 15 в адаптивном усекателе 16 открывается соответствующая пара наборов ключей(фиг. 3) 40 и 36, или 39 и 35, или 38и 34, или 37 и 33, и выбранные такимобразом семь старших значащих разрядов кода Р числа импульсов Р, накопленного в счетчике 6 (фиг,1) зв время ТР, а также те же семь разрядовкода Я, хранившиеся в буферном регистре 11, поступают на третий и первый входы микропроцессора 22. Есликод Р настолько мал, что ни в одномиз четырех старших разрядов счетчика 6 нет единицы, то сигнал У = 1,что приводит к вслыхиванию светодиода, В микропроцессоре 22 усеченныйкод Очс вместе с признаком КПР поступают на вторые ШКН 20-ШКН 27 входы интерфейса 58 (фиг.5). Микропроцессор22 непрерывно проверяет значение КПР.Для этого через интерфейс 58, шину7 данных и регистр шины данных навходы ШДО-ШД 7 центрального процессора 64 подаются код ( и признак КПР,Если К 11 Р = О, то Ясбрасывается и1411701 7проверка условия КЙР = 1 повторяется, если КПР = 1, то через шины первого и четвертого входов на вход интерфейса принимаются усеченный код Рпс и старший бит кода К числа импульсов С, сосчитанных в счетчике 7. Эти данные поступают в центральный процессор 64 по тому же пути, что и Я с. Если старший разряд Рус равен нулю, что возможно при У = 1, когда ни один иэ наборов ключей 33-40 (фиг.3) не откроется, то микропроцессор 22 останавливается. Дпя повторного запуска нужно выключить и снова включить преобразователь, предварительно обеспечив достаточную величину интервала между импульсами С и проверив наличие импульсов Р заданной частоты на выходе генератора 1. Если код Р, нормальный, то процессор вводит остальные разряды кода с четвертых входных шин через входы ШКНЗО интерфейса 58 и вычисляет Ь по приведенной формуле. Результаты счета выводятся из центрального процессора 64 в виде трех восьмибитовых слов, которые через входы/выходы ШДОШД 7, регистр 60 шины данных, шину 71 данных и соответствующие выходы интерфейса 59 последовательно выдаются в буферные регистры 12-14 (фиг.1). Коды 1- Е 3 хранящиеся В этих Регистрах, преобразуются преобразователями 17-19 и представляются на блоке 20.Генератор 63 вырабатывает двухфазные синхроимпульсы С 1 ТТЛ, С 2 ТТЛ, С 1 и С 2, поступающие в центральный процессор 64, блоки 66 сброса и 68 готовности и блок 67.Блок бб сброса позволяет устано- вить микропроцессор 22 в начальное состояние.Блок 68 готовности выдает на вход ГОТ центрального процессора 64 сигнал готовности ГТ. До получения этого сигнала центральный процессор 64 находится в состоянии ожидания и вы, дает сигнал ОЖ на вход блока 68 готовности, По сигналу готовности процессор 64 снимает сигнал ОЖ. Центральный процессор 64, выполнив один цикл работы, возвращается в режим ожидания, На вход центрального процессора 64 снова поступает сигнал готовности.Блок 67 управляющих сигналов в начале каждого цикла работы централь 8ного процессора 64 принимает с негос входа/выхода ШДОЦЦ 7 управляющееслово, которое хранится в нем до прихода следующего управляющего слова.5От центр алэн ого процессора 64 по ступают сигналы с (синхронизация), ПМ(разрешение приема с шины 71 данных).ВД (признак выдачи данных на шину 71данных ) и ОЖ (ожидание). При этомформируются сигналы ЧТВВ (чтение с,устройства ввода) и ЧТЗУ. (чтение данных ЗУ).Буферный регистр 60 увеличиваетнагрузочную способность входа/выходаданных центрального процессора 64.Данные через этот регистр могут двигаться в одном из двух направлений взависимости от уровня сигнала ПМ. Привводе данных в центральный процессор64 ПМ имеет высокий уровень, а привыводе - низкий.Буферный регистр 61 шины адресаувеличивает нагрузочную способность25 адресного выхода центрального процессора 64.Буферный блок 62 повьппает нагрузочную способность блока 65. При низком уровне сигнала ЧТЗУ код инструкЗО ции, хранящийся в одной из ячеек блока 65, проходит через блок 62 на шину 71 данных и поступает через регистр 60 данных в центральный процессор 64 на вход/выход ЩЦО-ШД 7. Блок65 принимает от центрального процессора 64 с выходов ШАО-ША 15 через регистр 61 шины адреса и шину 72 адреса адрес выбираемой инструкции и выдает эту инструкцию через буферный40 блок 62, шину 72 данных и регистр 60шины данных на вход/выход ШДО-ЩЦ 7центрального процессора 64,Интерфейс 58 работает в режиме Эи обеспечивает ввод данных в цент 45 ральный процессор 64Этот интерфейсимеет три входных канала. Через первый канал ШКН 10-ШКН 17 принимаютсякод Рус и старший разряд кода К, через второй канал ШКН 20-ШКН 27 - кодЯ ус и признак КПР через третий канал ШКНЗО - ШКН 37 - восемь младших разрядов кода К. Запись данных, поступающих на эти три входа, осуществляется беэ стробирования во внутренниебуферные регистры интерфейса 58, Если интерфейс 58 выбран процессором64, который выдал на шину 72 адресаее адрес БА 2,81, то данные иэ кана-,ла, соответствующего двум младшимразрядам 1 НАО,1 адреса, по сигналуЧТВВ передаются на шину 71 данных,а оттуда поступают в центральный процессор 64.Интерфейс 59 работает в режиме 65и обеспечивает вывод результатов счета из микропроцессора 22. Выбор этого интерфейса и одного из трех выходных каналов в нем производится по адресу так же, как описано для интерФейса 58. Данные выдаются в период,когда управляющий сигнал ЗПВВ имеетнизкий уровень,Сигналы выбора интерФейсов 58 и 1559 Формируют дешифраторы Ь 9 и 70 соответственно, на входы которых поступают старшие разряды адреса БА 2,8 .Выбор интерфейса 59 происходит в момент, когда счет результата преобраэования окончен. Поэтому выходнойсигнал дешифратора 70 используетсяв блоке 21, куда он поступает с тре-.тьего выхода микропроцессора 22. Этотсигнал сбрасывает счетчик 7 и триггер 9, Кроме того, сигнал от микропроцессора 22 проходит через блок 21и попадает на шестой выход блока 21.Этот сигнал сбрасывает счетчик 6.После вывода результата преобразо- ЗОвания 1., который производится также, как и вывод результатов самопроверки по эталонным значениям Ц т,прцор б возвращаетсяк проверке условия КПР = 1.На преобразователь приходят начальный импульс Н, серия импульсовС и конечный импульс К. Каждый интервал между импульсами С равен одномуи тому же значению И части преобразуемой величины. Всей преобразуемойвеличине соответствует интервал времени между импульсами Н и К, в котором укладываются некоторое целоечисло интервалов между импульсами С а 5и некоторая доля такого интервала,заключенная между последним импульсом С, появившимся перед импульсомК, и самим импульсом К.Вычисление результата преобразования преобразователь выполняет по Формуле1. = И -1 + )р У где И - часть значения преобразуемойвеличины, соответствующая интервалу между двумя соседки -ми импульсами С;К - число импульсов С. Преобразователь интервалов времени в код подсчитывает число К импульсов С, уложившееся между импульсами Н и К, а также определяет, каждую долю целого интервала Т между соседниРми импульсами С составляет интервал Т,1 между импульсом С, предшествующим импульсу К, и самим импульсом К. С этой целью этот интервал заполняется импульсами Р от отдельного генератора, Число Ц этих импульсов подсчитывается. Кроме того, подсчитывается число импульсов Р, поместившееся на интервале Тр между имйульсом С, возникшим перед К, и следующим импульсом С. Частота импульсов Р выбирается так, чтобы обеспечить необходимую разрешающую способность при определении доли, которую составляет интервал между С и К от интервала между двумя соседними импульсами С, Эта доля определяется вычислением -- .Р Таким образом, при выборе частоты импульсов Р нужно ориентироваться на самый короткий интервал времени Тр межу импульсами С, на котором должно помещаться минимально необходимое число импульсов Р.Формула изобретения1, Устройство для преобразования интервалов времени в цифровой код, содержащее генератор импульсов, первый, второй, третий, четвертый элементы И, двоичный счетчик, первый триггер, блок элементов И, микропроцессор, первый, второй, третий, четвертый регистры, первый, второй, третий преобразователи кода, блок регистрации, блок управления, выход генератора импульсов соединен с первым входом первого элемента И, выходы блока элементов И соединены с входами первого регистра, второй вход первого элемента И соединен с первым выходом блока управления, вход установки первого триггера соединен с вторым выходом блока управления, прямой выход первого триггера соединен с входом второго элемента И, выход второго элемента И соединен с первым входом блока управления, выход третьего элемента И соединен со счетнымвходом двоичного счетчика и с вторым входом блока управления, выход четвертого элемента И соедини с тре1411701 10 15 20 25 ЭО 45 55 тьим входом блока управления, входытретьего и четвертого элементов Исоединены с третьим выходом блока управления, четвертый выход блока управления соединен с входом сбросадвоичного счетчика, пятый выход блока управления соединен с упразляющими входами блока элементов И, первый,второй, третий выходы микропроцессора соединены соответственно с входами второго, третьего и четвертого регистров, выходы которых соответственно соединены с входами первого, второго, третьего преобразователей кода,выходы которых соответственно соединены с входами блока регистрации,четвертый выход микропроцессора соединен с четвертым входом блока управления, выход двоичного счетчика соединен с четвертым входом микропроцессора, о т л и ч а ю щ е е с я тем,что, с целью расширения функциональных возможностей и повышения надежности, в него введены второй триггер,второй двоичный счетчик, блок определения порядка кода, адаптивный усекатель, при этом выход первого элемента И соединен со счетным входом второго двоичного счетчика, шестой выход блока управления соединен с входом сброса второго двоичного счетчика, седьмой выход блока управлениясоединен с входом установки второготриггера, четвертый выход блока управления подключен к входу сбросавторого триггера, прямой выход второго триггера соединен с первым входом блока определения порядка кода ис вторым входом микропроцессора, пер выи выход второго двоичного счетчика соединен с информационным входом блока элементов И, второй, третий, четвертый, пятый выходы второго двоичного счетчика соединены соответственно с вторым, третьим, четвертым, пятым входами адаптивного усекателя, шестой выход второго двоичного счетчика соединен с вторым входом блока определения порядка кода, первый, второй, 50 третий, четвертый выходы блока определения порядка кода соответственносоединены с шестым, седьмым, восьмым,девятым входами адаптивного усекателя, первый выход которого соединен с первым входом микропроцессора, а второй выход соединен с третьим входоммикропроцессора,2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок определения порядка кода состоит из первого, второго, третьего, четвертого, пятого, шестого двухвходовых, одного трехвходового и первого, второго четырехвходовых элементов И, первый вход блока определения порядка кода соединен с четвертым входом первого четырехвходового элемента И, второй вход - с четвертым входом второго четырехвходового элемента И, третий 1вход соединен с третьими входами первого и второго четырехвходовых элементов И, четвертый вход соединен с третьим входом трехвходового элемента И, пятый вход - с вторыми входами первого и второго четырехвходовых и трехвходового элемента И, шестой вход соединен с вторым входом первого двухвходового элемента И, седьмой вход соединен с первыми входами пер. вого и второго четырехвходовых, трехвходового и первого двухвходовогоэлементов И, восьмой вход соединен спервым входом шестого двухвходовогоэлемента И, кроме того, выходы первого двухвходового, трехвходового, второго и первого четырехвходовых элементов И соединены соответственно с первыми входами пятого, четвертого, третьего и второго двухвходовых элементов И, выходы второго, третьего,четвертого, пятого, шестого двухвходовых элементов И являются соответственно первым, вторым, третьим, четвертым, пятым выходами блока определения порядка кода, а вторые входы которых объединены и являются первым входом блока определения порядка кода3. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что, с целью повышения надежности, адаптивный усекатель содержит первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой наборы ключей, первый вход адаптивного усекателя содержит девять шин, причем шины с первой по седьмую соединены с входами первого набора ключей, шины с второй по восьмую соединены с входами второго набора ключей, шина с третьей по девятую соединены с входами третьего набора ключей, шины с четвертой по десятую соединены с входами четвертого набора ключей, информационные входы пято 1411101 14Го набора ключей являются пятым вхо,дом адаптивного усекателя, информационные входы шестого набора ключей являются четвертым входом адаптивноо усекателя, информационные входы едьмого набора ключей являются треьим входом адаптивного усекателя, нформационные входы восьмого набораючей являются вторым входом адапивного усекателя, управляющие входы етвертого и восьмого наборов ключей бъединены и образуют шестой вход далтивного усекателя, управляющие ходы четвертого и восьмого наборовчей объединены и образуют шестой вход адаптивного усекателя, управляющие входы третьего и седьмого наборов ключей объединены и образуют 5седьмой вход управляющие входы втоУрого и шестого наборов ключей объединены и образуют восьмой вход, управляющие входы первого и пятого наборов ключей объединены и образуютдевятый вход, выходы ключей первого,второго, третьего, четвертого наборов соединены поразрядно и образуютпервый выход, выходы пятого, шестого,седьмого, восьмого наборов ключейобъединены поразрядно и образуют второй выход.