Устройство для распределения заданий процессорам

СОЮЗ СО 8 ЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ш 4 С 06 Р 9/46щ,ОПИСАНИЕ ИЗОБРЕТЕНИЯН ТОС 0 У СИДТПСТ ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССРУ 903876, кл. С 06 Р 9/00, 1982.Авторское свидетельство СССРВ 629538, кл. С 06 Р 9/46, 1977.(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ.(57) Изобретение относится к вычислительной технике и может использоваться для распределения заданий процессорам. Цель изобретения - расширение функциональных возможностей за счет распределения заданий как по принципу дальнодействия (при полнодоступной коммутации процессоров), так и по ЯО 341 ОО 29 А 1 принципу близкодействия. Устройство содержит узел управления 1, регистр готовности процессоров 2, элемент ИЛИ 3, регистр сдвига 4, группы элементов И 5, дополнительные элементы ИЛИ 6, первые дополнительные элементы И 7, второй дополнительный элемент И 8, элемент НЕ 9, дополнительный регистр 10, В устройстве при распределении заданий в системе со связями по принципу близкодействия (информация о режиме работы задается на входе 15) сначала устанавливается возможность назначения задания путем наложения маски свободных процессоров на маску задачи в дополнительном регистре 10.Затем, если назначение возможно, номер задания через группы элементов И 5 со входов 16 передается на выходы 11 к процессорам. Маска задания представлена унитарным кодом числа необходимых ему процессоров. 2 ил. 15 7 бИзобретение относится к вычислительной технике и может использоватьсямногопроцессорных системах для расйределения заданий между процессорами.,Цель изобретения - расширение Функдиональных возможностей устройства Ма счет распрецеления заданий как по ринципу дальнодействия, так и по ринципу близкодействия, 10На Фиг.1 представлена структурная хема устройства, на Фиг,2 - струкурная схема блока управления,Устройство содержит блок 1 управ- ения, регистр 2 готовности процессо ов, элемент ИПИ-НЕ 3, регистр 4двига, группу блоков элементов И 5 руппу элементов ИЛИ б, группу элеменов И , элемент И-НЕ 8, элемент Е 9, буФерный регистр 10, группу ин ормационных выходов устройства 11, ыход 12 отказа устройства разрешаюй выход 13 устройства, запускающий ход 14 устройства, вход 15 установки,. ежима устройства, группу информяцион ых входов 16 устройства, группу сигальных входов 17 устройства, группу апросных входов 18 устройства. бук." ами а-к обозначены входы и выходы лока 1 управления.Блок 1 управления содержит тригге" фы 19-21, счетчики 22 и 23, схему 24 равнения, две группы элементов И 25,. 6, элементы И 27-45, элементы46-53, элементы НЕ 54-60, две .35 руппы элементов 61-62 задержки, эле- енты 63-80 задержки.Устройство работает следующим обазом.Перед началом работы на выходе 13 40 . стройства поддерживается единичный Потенциал, разрешающий доступ к уст 1 ойству со стороны вычислительной (истемы,Устройство инициируется подачей 45 единичного сигнала на вход 14. По Этому сигналу открывается элемент И 28 блока управления, куда с входя 5 установки режима поступает инФормация о режиме работы устройства, 50 а на разрешающий выход 13 с нулевого ыхода триггера 19 поступает нулевой Потенциал, запрещающий доступ к уст- ройству.Если на элемент И 28 блока 1 уп равления поступил единичньй сигнал 1 о устройство работает в режиме рясПределения заданий процессорам с полНодоступной коммутацией, иначе работает в режиме распределения заданий процессорам со связями по принципу близкодействия Полученная инФормация запоминается в триггере 20.Одновременно открываются вторые входы элементов И 25 по единичному сигналу, поступившему на вход разрешения записи регистра 4 с выхода элемента 64, на первые входы регистра 4 с запросных входов 18 поступает код числа требуемых заданию процессоров при этом число требуемых процессоров представлено соответствующим количеством единиц, расположенных последовательно в разрядах, начиная с первого. Одновременно открываются вторые входы элементов И 26, куда с выходов регистра 2 поступает инФормация о свободных процессорах, В схеме 24 сравнения блока 1 производится сравнение числя требуемых процессоров с числом имеющихся свободных,Если число свободнык процессоров меньше, чем требуется заданию, то с выхода элемента ИЛИ 47 на выходы 12 отказа передается единичньй сигнал отказа, а на разрешающем выходе 13 устанавливается единичньй потенциал разрешающий очередное обращение к устройству.Если число свободных процессоров не меньше, чем требуется согласно заданию, то осуществляется следующее.Ня вход разрешения записи регистра 10 с выхода элемента ИПИ 46 поступает единичный сигнал, открывающий инФормационные входы регистра 10, куда с выходов регистра 4 передается код числа требуемых заданию процессоров,Если устройство работает в режиме распределения заданий процессорам с полнодоступной коммутяциеи (связь по принципу дальнодействия), то единичные сигналы поступают на управляющие входь: элементов И 7 группы и на третьи управляющие входы блоков элементов И 5 группы соответственно с выходов элементов ИЛИ 49 и 50, Прошедшие через элементы И 7 группы единичные сигналы поступают на входы сброса регистра 4, открытые по поступившему с выхода элемента 70 ня вход разрешения сброса регистра 4 единичному сигналу, и ня входы сброся регистра 10, открытые по сигналу, поступившему с выхода элемента 68 на вход регистра 10 и обйуляют соответствующие рязря з 14100ды этих регистров. Код номера задания, прошедший через блоки элементовИ 5 группы с информационных входов 16,поступает на выходы из группы информационных выходов 11 и на входы соот 5ветствующих элементов ИЛИ 6 группы,единичные сигналы с выходов которыхпоступают на соответствующие входы изгруппы входов сброса регистра 2, открытые по сигналу, поступившему сэлемента 69 на вход разрешений сбросарегистра 2 готовности, и обнуляют соответствующие его разряды.Далее открывается элемент И 33 15блока 1, Если на него с инверсноговыхода элемента ИЛИ-НЕ 3 поступаетединичный сигнал, то задание ужераспределено на процессоры, поэтомуна разрешающем ныходе 13 устапавливается единичный потенциал, разрешающий доступ к устройству,Если на вход элемента И 33 блока1 поступает нулевой сигнал, то задание еще не полностью распределено по 25процессорам. Поэтому на вход сдвигарегистра 4 с выхода элемента ИЛИ 52поступает сигнал сдвига. После сдвигасодержимое регистра 4,опятьпередаетсяв регистр 10, и цикл распределениязадания повторяется. Если устройство работает в режиме распределения заданий процессорам со связями по принципу близкодейстния, то открываются элементы И 36,37 блока 1. Если на вход элемента И 36 поступает с инверсного выхода элемента ИЛИ-НЕ 3 единичный сигнал, то это оз. начает, что задание отсутствует. По этому на разрешающем выходе 13 устанавливается единичный потенциал, разрешающий очередное обращение к устройству. Если на оба входа поступают нулевые сигналы, то в триггере 21 за поминается, что сдвиг в регистре 4 допустим. Если на вход элемента И 36 поступает нулевой сигнал, а на вход элемента И 37 - единичный, то в триггере 21 запоминается, что сдвиг в 50 регистре 4 недопустим. Далее с выхода элемента ИЛИ 49 единичный сигнал поступает на управляющие входы элементов И 7 группы, единичные сигналы с выходов которых поступают на соответст-.вующие входы из группы входов сброса регистра 10, открытые по сигналу, поступившему с выхода элемента 68 на вход разрешения сброса регистра 10,29 и обнуляют соответствующие его разряды.Затем открывается элемент И 42блока 1,Если на него с инверсного выходаэлемента ИЛИ-НЕ 3 поступил единичныйсигнал, то это значит, что задание фможет быть распределено по процессорам. Поэтому на третьи управляющиевходы блоков элементов И 5 группы свыхода элемента ИЛИ 50 поступает единичный сигнал. Прошедший через блокиэлементов И 5 группы код номера задания поступает на соответствующие выходы 11 и входы соответствующих элементов ИЛИ 6 группы, единичные сигналы с выходов которых поступают навходы из группы входов сброса регистра2, открытые по сигналу, поступившемус выхода элемента 69 на вход разрешения сброса регистра 2, и обнуляютсоответствующие его разряды, Послеэтого на разрешающем выходе 13 устанавливается единичный потенциал, разрешающий очередное обращение к устройству,Если на элемент И 42 поступил нулевой сигнал и сдвиг содержимого ре"гистра 4 допустим, то подачей единичного сигнала на вход сдвига регистра4 с выхода элемента ИЛИ 52 осуществляется сдвиг в регистре 4. Послеэтого содержимое регистра 4 передает"ся н регистр 10, и цикл анализа возможности распределения задания повторяется.Если на элемент И 42 с инверсноговыхода элемента ИЛИ-НЕ 3 поступил нулевой сигнал и сдвиг в регистре 4 недопустим, то на выходе 12 отказа появляется единичный сигнал отказа, ана разрешающем выходе 13 устанавливается единичный потенциал, разрешающий очередное обращение к устройству,Узел управления работает следующийобразом.Единичный сигнал с запускающеговхода 14 поступает на единичный входтриггера 19, а также на первый входэлемента И 27, второй вход которогоподключен к инверсному выходу триггера 19, находящегося в нулевом состоянии, При этом на разрешающем выходе13 устанавливается нулевой потенциал,а единичный сигнал с выхода элементаИ 27 поступает на первый вход элемента И 28, на вход элемента 63 задержки,где он задерживается на время прохож 1440029йения сигнала через элемент И 28 иЭлемент НЕ 54, на входы сброса счетиков 22,23 и на элемент 64 задержки,1"де он задерживается на,время сбросачетчиков 22 и 23 с выхода элемен 5а 64 единичный сигнал поступает наход разрешения записи регистра Идвига, на входы первых элементов заержки первой и второй групп 61,62,де он задерживается на время прохожения сигнала через элемент И и времярабатывания счетчика, и на первыеходы первых элементов И первой и ;торой групп 25,26 блока управления.а второй вход каждого элемента И25(26) группы поступает информацияодноименного входа из группы запросых входов 18 (группы выходов региста 2 готовности процессоров), Сигнал 20выхода первого элемента И 25 (26)руппы поступает на счетный входчетчика 22(23), Единичный сигнал сыхода первого из элементов задержки1(62) группы поступает на первый 25ход очередного элемента И 25 (26)руппы и на вход очередного элемента1 (62) задержки группы и т.д. Едичный сигнал с выхода последнеголемента 61 (62) задержки группы посупает на первый вход последнего элеента И 25(26) группы, разрешая проождение информации с последнего вхоа из группы запросных входов 18группы выходов регистра 2 готовности З 5роцессоров) на счетный вход счетчиа 22(23). Единичный сигнал с выходаоследнего элемента 62 задержки групы поступает также на вход элемента5 задержки, где он задерживается на 40в емя прохождения сигнала через элемент И и время суммирования в счетчик. С выхода элемента 65 задержкиединичный сигнап поступает на управляющий вход схемы 24 сравнения, разре шая сравнение числа требуемых заданиюпроцессоров, находящегося в счетчике22, с числом свободных процессоров,находящимся в счетчике 23. Одновременно сигнал с выхода элемента 65 задерж ки поступает на вход элемента 66 задержки, где он задерживается на времясрабатывания схемы сравнения,Единичный сигнал с выхода элементаИ 28, второй вход которого подключенк входу 15 установки режима, поступает на единичный вход триггера 20, переводя его в единичное состояние, чтосоответствует работе устройства в режиме распределения задания по процессорам с полнодоступной коммутацией.Нулевой сигнал с выхода элементаИ 28 поступает на вход элемента НЕ 54,Единичный сигнал с выхода элементаНЕ 54 проходит через элемент И 29 нанулевой вход триггера 20, устанавливая его в нулевое состояние, что соответствует работе устройства в режиме распределения заданий по процессорам со связями по принципу близкодействия,Если число требуемых заданию процессоров превышает количество свободных процессоров, то нулевой сигналс выхода схемы 24 сравнения поступаетна вход элемента НЕ 55, Единичный сигнал с выхода элемента НЕ 55 проходитчерез элемент И 32 и через элементИЛИ 47 и поступает на выход 12 отказа,сообщая об отказе, С выхода элементаИЗПг 47 единичный сигнал через элементИЛИ 48 поступает на нулевой вход триггера 19, сбрасывая его в нулевое состояние. При этом на разрешающий выход13 с инверсного выхода триггера 19 передается единичный потенциал, разрешая тем самым очередное обращение кустройству.Если число требуемых заданию процессоров не больше числа свободныхпроцессоров, то единичный сигнал свыхода схемы 24 сравнения через элемент ИЛИ 46 поступает на вход разрешения записи регистра 10, а также напервый вход элемента И 30 и на первыйвход элемента И 31, вторые входы которых подключенысоответственно кпрямому иинверсному выходутриггера 20.Если устройство должно работатьв режиме распределения заданий попроцессорам с полнодоступной коммутацией, то единичный сигнал с выходаэлемента И 30 поступает через элементИЛИ 49 на входы элементов И 7 группы,через элемент ИЛИ 50 - на третьи управляющие входы блоков элементов И 5 группы ичерез элемент ИЛИ 51 и элемент 70 задержки,где он задерживается на время прохождения сигнала через элемент И. Единичный сигнал с выхода элементаИЛИ 49 (50) поступает также на входэлемента 68(69) задержки, где он задерживается на время прохождения сигнала через элемент И; с выхода эле-,мента 68 (69) единичный сигнал поступает на вход разрешения сброса регистра 10 (2). Кроме того, единичный сиг7 141002нал с выхода элемента И 30 поступаетна первый вход элемента 67 задержки,где он задерживается на время сбросав регистре 4 и на время прохождениясигнала через схемы И, ИЛИ ви ИЛИ.С выхода элемента 67 задержки единичный сигнал поступает на первый входэлемента И 33 и на вход элемента 71задержки, где он задерживается навремя прохождения сигнала через элемент И и элемент НЕ,Если нл выходе элемента И 33 появляется единичный сигнал, т.е, распределение задания уже завершилось,то он поступает на первый вход элемента ИЛИ 48, с выхода которого единичный сигнал поступает на нулевойвход триггера 19, переводя его в нулевое состояние, При этом ня рязрешающем выходе 13 устанавливает:я единичный потенциал, разрешая очередноеобращение к устройству.Нулевой сигнал с выходя элементаИ 33 поступает цл вход элемента НЕ 56,25С выхода элемента НЕ 56 единичныйсигнал проходит через элемент И 34 ичерез элемент ИЛИ 52 поступает навход сдвига регистра 4 сдвига. Единичный сигнал с выхода элемента И 34 пос тупает также на вход элемента 72 задержки, где он задерживается ца времяпрохождения сигнала через элемент ИЛИи время сдвига в регистре 4. Единичный сигнал с выхода элемента 72 зя 35держки поступает через элемент ИЛИ 46на вход разрешения записи регистра 10и на элемент 73 задержки, где он задерживается на время передачи информации из регистра 4 в регистр 10. Единичный сигнал с выхода элемента 73задержки поступает на первый вход элемента И 35, второй вход которого подключен к прямому выходу триггера 20.Единичный сигнал с выхода элемента 45И 35 поступает на вторые входы элементов ИЛИ 49-51 и нл второй вход элемента 67 задержки, и цикл распределения задания по процессорам повторяется. 50 Если устройство должно работать в режиме распределения заданий по процессорам со связями по принципу близкодействия, то единичный сигнал с выхода элемента И 31 поступает на пер вый вход элемента ИЛИ 53. Единичный сигнал с выхода элемента ИЛИ 53 поступает ца первые входы элементов И 36,37 и на вход элемента 74 задеряки, где он задерживается на время про.хождения сигнала через элемент И ичерез элемент НЕ. Вторые входы элементов И 36,37 подключены соответственно к инверсным выходам элементовИЛИ-НЕ 3, И-НЕ 8,Единичный сигнал с выхода элементаИ 36 поступает через элемент ИЛИ 48на нулевой вход триггера 19, сбрасываяего в нулевое состояние, чем завершается работа устройства.Нулевой сигнал с выхода элементаИ 36 поступает на вход элемента НЕ 57,сигнал с выхода элемента И 37 поступает на вход элемента НЕ 58, С выходаэлемсцта НЕ 58 сигнал через элементИ 40 поступает на первьп вход элемента И 39. Единичный сигнал с выходаэлеме тл И 38 поступает на второй вход.элемента И 39 и ня вход элемента 75 задержки, где он задерживается навремя прохокдеця сигнала через элемент И и элемент НЕ,Едиьчьп сигнал с выхода элементаИ 39 поступает цл единчньп вход триггера 21, цл первьп вход элемента 76задержки, где он задерживается ца время прохождения сигнала через элементИПИ, через элемент И и время сбросарегистра 10. и через элемент ИЛИ 49ца входы элементов И 7 группы, Единичный сигнал с выхода элемента ИЛИ 49через элемент 68 задержки поступаеттакже ца вход разрешения сброса регистра 10. Нулевой сигнал с выходаэлемента И 39 поступает на вход элемента НЕ 59. Единичный сигнал с выходаэлемента НЕ 59 через элемент И 41поступает ца второй вход элемента 76задержки, цл четвертый вход элементаИЛИ 49 и на нулевой вход триггера 21,где запоминается, при этом сдвиг врегистре 4 недопустим.Единичный. сигнал с выхода элемента76 задержки подается на вход элемен-та 77 задержки, где он задерживаетсяца время прохождения сигнала черезэлемент И, элемент НЕ, и на первьпвход элемента И 42, второй вход которого подключен к инверсному выходуэлемента ИЛИ-НЕ 3.Единичный сигнал с выхода элементаИ 42 поступает нл третий вход элемецтлИЛИ 50 и цл вход элеентл 78 задержки,где он зллержнвлется на время прохождения сигналя через элемент ИЛИ,через элемент И и время сброся регистра 2, Едицичцьп сцгцлл с выходяэлемента ИЛИ 50 поступает на третий управляющий вход каждого блока элементов И 5 группы и через элемент 69 на вход разрешения сброса регист 5 ра 2, элемент задержки 69 задерживает сигнал на время прохождения через элемент И, Единичный сигнал с выхода элемента 78 задержки через элемент ИЛИ 48 поступает на нулевой вход 10 ,триггера 19, и работа устройства пре,кращается.Нулевой сигнал с выхода элемента ,И 42 поступает на вход элемента НЕ 60 ;Единичный сигнал с выхода элемента 15 НЕ 60 через элемент И 43 поступает на первые входы элементов И 44,45, вто-рые входы которых соединены соответственно с инверсным и прямым выходами триггера 21, 20Если сдвиг в регистре 4 недопустим, то единичный сигнал с вьглодя элемена И 44 поступает ня второй вход элеента ИЛИ 47, Единичный сигнал с вьгг ода элемента ИЛИ 47 поступает ня вы од отказа 12 и через элемент ИЛИ 48- а нулевой вхоц триггера 19, чем и авершается работа устройства.зЕсли сдвиг н регистре 4 недопустим, о единичный сигнал с выхода элемеьтя 3045 поступает через элемент ИЛИ 52 а вход сдвига регистра 4 сдвига и; На вход элемента 79 задержки, где он йадерживается на время сдвига в ре1 истре 4, Единичный сигнал с выходя лемента 9 задержки через элемент46 поступает на вход разрешения записи регистра 10 и на вход элемента 80 задержки где он задерживается а время передачи информации из ре гистра 4 в регистр 10., Единичный ,игнал с выхода элемента 80 задержки поступает ня второй вход элемента ИЛИ 53, и цикл анализа возможности 1 аспределения задания повторяется.Формула из обретенияУстройство для распределения заданий процессорам, содержащее регистр сдвига, блок управления, регистр готовности процессоров, группу элементов ИЛИ, группу блоков элементов И, причем группа запросных входон устройства соединена с группой Информационных входов регистра сдвига, выходы каждого блока элементов Игруппы соединены с входами одноименного элемента ИЛИ группы, выходы бг.о -ков элементов И группы являются группой информационных выходов устройства, первый управляющий вход каждого блока элементов И группы соединен с одноименным выходом группы выходов регистра сдвига, группы информационных нходов блоков элементов И группы соединены с группой информационных 1 нходов устройства, информационные входы регистра готовности процессоров являются группой входов готовности процессоров устройства, группа входов сброса регистра готовности процессоГ ров соединена с выходами элементов ИЛИ группы, каждый выход регистра готовности процессоров соединен с вторым управляющим входом одноименного блока элементов И группы, о т л и ч я ю щ е е с я тем, что, с целью расширения области применения за счет распределения заданий как по принципу дяльнодейстния (при полно-. доступной коммутации процессоров) тяк и по принципу близкодействия, устройство содержит группу элементов И, элемент ИЛИ-НЕ, элемент И-НЕ, элемент НЕ, буферный регистр, а блок управления содержит восемнадцать элементов задержки, семь элементов НЕ, госемь элементов ИЛИ, дне группы элементов задержки, дне группы элементов И., девятнадцать элементов И три триггера, двя счетчика и схему сряннения, причем группа выходов регистра готовнссти процессоров соединена с первыми входами элементов И группы; выходы которых соединены с группой входов сброся регистра сдвига и с группой нходон сброса буферного регистра, разряды выхода буферного регистра соединены с вторыми входами элементов И группы и с входами элемента ИЛИ-НЕ, прямой выход которого соединен с первым входом элемента И-НЕ, последний разряд буферного регистра через элемент НЕ соединен с вторым входом элемента И-НЕ, информационные входы буферцого регистра соединены с информационными выходами регистра сдвига, запускающий вход устройства соединен с единичным входом первого триггера и первым входом первого элемента Иблока управления, второй вход которого подключен к инверсному выходу перного триггера и к разрешающему выходу устройства, выход первого элемента.И блока управления соединен с первым входом второго элемента И олокя уп 1410029равления, с входом первого элементазадержки, с входами сброса первогои второго счетчиков и с входом второго элемента задержки, выход которогосоединен с входом разрешения записирегистра сдвига, с Входами первыхэлементов задержки первой и второйгрупп и с первьп 1 и входами первых элементов И первой и второй групп блока 10управления, вторые входы элементов Ипервой и второй групп блока управления соединены соответственно с одноименными входами группы запросныхвходов устройства и с одноименными 15выходами группы выходов регистра готовности процессоров, выходы элементов И первой и второй групп блока управления соединены со счетными входами соответственно первого и Второго 20счетчиков, выходы каждых элементовзадержки первой и второй групп, кромепоследних, соединены с входом следулщего элемента задержки своей группь 1,выход последнего элемента задержкивторой группы соединен с входом третьего элемента задержки, выход которого соединен с тактовым входом схемысравнения и с входом четвертого элемента задержки, Второй вход второгоэлемента И блока управления являетсявходом установки режима устройства,выход второго элемента И блока управления соединен с единичным входомвторого триггера и с входом первого Збэлемента НЕ блока управления, выходкоторого соединен с первым входомтретьего элемента. И блока управления,второй вход и выход которого соединены соответственно с выходом первого 40элемента задержки и с нулевым входомвторого триггера, выход схемы сравнения соединен с входом второго элемента НЕ блока управления и с первымивходами первого элемента ИЛИ, четвертого и пятого элементов И блока управления, вторые входы четвертого и пятого элементов И соединены соответственно с прямым и инверсным выходамивторого триггера, выход первого элемента ИЛИ блока управления соединенс входом разрешения записи буАерногорегистра, выход второго элемента НЕблока управления соединен с.первымвходом шестого элемента И блока управ ления, второй вход и выход которогосоединены соответственно с выходомчетвертого элемента задержки и первымвходом второго элемента ИЛИ блока управления, выход второго элемента ИЛИ соединен с выходом отказа устройства и с первым входом третьего элементаИЛИ блока управления, выход третьего элемента ИЛИ соединен с нулевым Входом первого триггера, выход четвертого элемента И блока управления соединен с первыми входами четвертого, пятого, шестого элементов И 3 И блока управления и с первым входом пятого элемента задержки, выход четвертого элемента ИЛИ блока управления соединен с третьими входами элементов И группы и с входом шестого элемента зацержки, выход которого соединен с входом разрешения сброса буферного регистра, Выход пятого элемента ИЛИ блока управления соединен с третьим унраБл 51 Ощим ВхОДО.1 каждого блока эле" ментов И группы и с Входом седьмого элемента зацержки, выход которого соединен с входом разрешения сброса регистра готовности процессоров, вы" ход шестого элемента ИЛИ блока ут 1 равлени 51 соеди 11 ен с Входом Восьмогоэлеме 11 та зядерж 11 и) ВВ 1 ход которогосоединен с Входом разрешения сбросарегистра сдвига, Выход пятого элемента залерж 111 соединен с первым Входом седьмого элемента И блока управления и входом девятого элемента задержки,Второй Вход и выход седьмого элемента И блока управления соединены соответственно с инверсным выходом злемента ИЛИ-НЕ и с вторым входом третьегоэлемента ИЛИ блока управления, выходседьмого элемента И соединен с входомтретьего элемента НЕ блока управления,выход третьего элемента НЕ соединенс первым входом восьмого элементаИ блока управления, второй вход и выход восьмого элемента И соединенысоответственно с выходом девятогоэлемента задержки и с первым входомседьмого элементаИЛИ блокауправления, выход седьмого элемента ИЛИ соединен с входом сдвига регистра сдвига, выход восьмого элемента И через десятыйэлемент задержки соединен с вторым входом Г 1 ервого элемента ИЛИ блока управления и через одиннадцатый элемент задержки с первым входом девятого элемента И, Второй вход которого соединен с прямым выходом второго триггера, Выход девятого элемента И соединен с Вторыми входами четвертого, пятого и шестого элементов ИЛИ и с вторым входом пятого элемента задержки, 1 З 1 Ч ООвыход пятого элемента И блока управления соединен с первым входом восьмого элемента ИЛИ, выход которогосоединен с первыми входами десятогои одиннадцатого элементов И ис входомдвенадцатого элемента задержки, вто-рые входы десятого и одиннадцатогоэлементовИ блока управлечия соединены соответственно с инверсным выходом оэлемента ИЛИ-НЕ и с выходом элементаИ-НЕ, выход десятого элемента И блокауправления соединен с третьим входомтретьего элемента ИЛИ и с входом четвертого элемента НЕ, выход которогосоединен с первым входом двенадцатогоэлемента И, второй вход которого соединен с выходом двенадцатого элемента задержки, выход двенадцатогоэлемента И соединен с входом тринадцатого элемента задержки и с первымвходом тринадцатого элемента И блокауправления, выход одиннадцатого эле мента И соединен через пятый элементНЕ с первым входом четырнадцатого элемента И, второй вход и выход которого соединены соответственно с выхо: дом двенадцатого элемента задержки и с вторым входом тринадцатого эле мента И, выхсд которого соединен с ЗО входом шестого элемента НЕ блока управления, с единичным входом третьего ; триггера, с информационным входом че, тырнадцатого элемента задержки и стретьим входом четвертого элемента ЗИЛИ, выход шестого элемента НЕ соединен с первьм входом пятнадцатого элемента И, второй вход которого сое динен с выходом тринадцатого элемента задержки, выход пятнадцатого элемента 40 И соединен с четвертым входом четвертого элемента ИЛИ, с нулевым входом третьего триггера и с управляющим входом четырнадцатого элемента задержки, выход которого соединен с входом 45 пятнадцатого элемента задержки и с первым входом шестнадцатого элемента И, второй вход которого соединен с инверсным выходом элемента ИЛИ-НЕ, выход шестнадцатого элемента И соединен с входом шестнадцатого элемента задержки, третьим входом пятого элемента ИЛИ и с входом седьмого элемента НЕ, выход которого соединен с первым входом семнадцатого элемента И, второй вход которого соединен с выходом пятнадцатого элемента задержки, выход семнадцатого элемента И соединен с первыми входами восемнадцатого и девятнадцатого элементов И, вторые входы которых соединены соответсгвенно с инверсным и прямым выходами третьего триггера, выход восемнадцатого элемента И блока управления соединен с вторым входом второго элемента ИЛИ блока управления, выход девятнадцатого элемента И блока управления соединен с входом семнадцатого элемента задержки и с вторым входом седьмого элемента ИЛИ блока управления, выход семнадцатого элемента задержки соединен с третьим входом первого элемента ИЛИ блока управления и через восемнадцатьй элемент задержки с вторым входом восьмого элемента ИЛИ блока управления, выходы первого и второго счетчиков соединены соответственно с первым и вторым входами схемы сравнения, выход шестнадцатого элемента задержки соединен с четвертым входом третьет о элемента ИЛИ блока унравления, второй вход х - го (1=-2,,п), (п - количество запросньгх входов устройства) элемента И первой группы соединен с выходом (1-1)-го элемента задержки первой группы, второй вход 1-го элемента И второй группы соединен с выходом (1-1)-го элемента задержки второй группы.1410029 оставитель М. К ехред Л,Олийнык ряше Заказ 3481/ Тираж 794 ВНИИПИ Государственног во делам изобретени 035, Москва, Ж, РаушПодписнокомитета СССРи открытий 4/ кая на Производстве лиграфическое предприятие Редактор А, Долини рректор О. Кравцова ул. Проектная