Микропроцессорное устройство управления лучом плоской антенной решетки

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 1206797 1511 4 С 06 Р 15 ГОСУДАРСТВЕННЫ ПО ДЕЛАМ ИЗОБ НОМИТЕТ СССР ТЕНИЙ И ОТКРЫТИИОПИСАНИЕ ИЗОБРЕТЕНИ ЕТЕЛЬСТ ТОРСНОМУ ци(56) Авторское свидетельство СССР758159, кл. С 06 Р 15/20, 1978.Авторское свидетельство СССР1048479, кл. С 06 Р 15/20, 1979. (54)(57) МИКРОПРОЦЕССОРНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ ЛУЧОМ ПЛОСКОЙ АНТЕННОЙ РЕШЕТКИ, содержащее блок управления, матрицу МхМ сумматоров, где М и М - количество излучателей в строке и в столбце антенной решетки соответственно, выходы сумматоров матрицы являются выходами устройства, М -1 сумматоров строк, М -1 сумматоров столбцов, о т л и ч а ю - щ е е с я тем, что, с целью повышения точности управления антенной решеткой за счет увеличения разрядности слоя при вычислениях, блок управления содержит первый и второй вычислители, выполненные на микропроцессорах, первый и второй буферные регистры, выход первого буферного регистра подключен к первым входам сумматоров строк, к второму входу первого сумматора строк и к первым входам сумматоров первой строки матрицы, выход второго буферного регистра подключен к первым входам сумматоров столбцов, к второму входу первого сумматора столбцов и к вторым входам сумматоров первого .столбца матрицы, выход 1 =-го сумматора строк (1 = 1,И -2 подключен к второму входу 1 +1-го сумматора строк и к первым входам сумматоро )+1-й строки матрицы, выход Мсумматора строк подключен к первым входам сумматоров -й строки, выход 3 -го сумматора столбцов 6 = 1, й -2)подключен к второму входу+1-го сумматора столбцов и к вторым входам сумматоров+1-го столбца матрицы, выход Нго сумматора столбцов подключен к вторым входам сумматоров И -го столбца, инверсные входы синхронизации, первый и второй тактовые входы и входы сброса первого и второго вычислительной попарно объединены и являются инверсным входом синхронизаи, первым и вторым тактовыми входами и входом сброса блока управления и устройства соответственно, вход шины данных первого и второго вычислителей являются первым и вторым входами шины данных блока управления и устройства соответственно, выходы результата первого и второго вычислителей подключены к информационным входам первого и второго буферных регистров соответствен но, прямой вход синхронизации и вход сброса устройства подключены к вхо 1дам синхронизации и к входам сброса первого и второго буферных регистров соответственно, каждый вычислитель содержит операционный блок, буферный регистр, блок сопряжения, бло постоянной памяти, с первого по третий элементы И-НЕ, вход сброса вычислителя подключен к входам сброса операционного блока и блока сопряжения, первый и второй тактовые входы вычислителя подключены к первым1206797 15 2025 и вторым тактовым входам операционного блока и блока постоянной памяти,выходы шины данных которого подключены к входам шины данных операционного блока, буферного регистра и блока сопряжения, входы-выходы шины первого и второго каналов которогоявляются входом шины данных и выходом результата вычислителя, выходшины адреса операционного блока подключен к входам шины адреса блокапостоянной памяти, первый и второйвходы адреса блока сопряжения подключены к выходам первого и второгоразрядов шины адреса операционногоблока, выход разрешения приема информации с шины данных и выход признака выдачи информации на шину данныхоперационного блока подключены к пер 1Изобретение относится к вычислительной и импульсной технике и может быть использовано дпя управления лучом плоских фазированных антенных решеток с электронным сканированием луча.Целью изобретения является повышение точности управления антенной решеткой за счет увеличения разрядности слоев при вычислениях.На фиг. 1 приведена функциональная схема микропроцессорного устройства управления; на фиг. 2 функциональная схема первого и второго вычислителя; на фиг, 3 - временная диаграмма работы устройства.Устройство Диг,1) содержит первый вычислитель 1, второй вычислитель 2, первый буферный регистр 3, второй буферный регистр 4, которые образуют блок управления, сумматоры 5 столбцов, сумматоры 6 строк, сумматоры 7 матрицы с выходами 8 устройства, нагруженными на входы управления фазовращателей, первую шину 9 данных, вторую шину 1 О данных, первый 11 и второй 12 тактовые входы устройства, прямой и инверсный входы 13 и 14 синхронизации, вход 15 сброса устройства. Вычис- М вым входам второго и третьего элементов И-НЕ и к инверсному входу первого элемента И-НЕ соответственно, выходы пятого, седьмого и восьмогоразрядов буферного регистра подключены к прямому входу первого и к вторым входам второго и третьего элементов И-НЕ соответственно, выходы которых подключены к входам "Запись","Чтение" блока сопряжения и к входуимпульса синхронизации адреса блокапостоянной памяти соответственно,выход синхронизации операционногоблока подключен к прямому входу "Выбор микросхемы" буферного регистра,.инверсный вход синхронизации вычислителя подключен к инверсному входу"Выбор микросхемы" буферного регистра. литель фиг. 2 ) содержит операционный блок 16, буферный регистр 17,три элемента И-НЕ 18-20, блок 21 сопряжения, блок 22 постоянной памяти,первый 23 и второй 24 тактовыевходы вычислителя, инверсный 25 ипрямой 26 входы синхронизации вычислителя, вход 27 сброса, На фиг.Зприведены временные диаграммы сигнала 28, подаваемых на инверсныйвход синхронизации устройства, сигнала 29 данных на выходе второгоканала блока 21 первого вычислителя 1; сигнала 30 данных в первомбуферном регистре 3; сигнала 31данных на выходе второго каналаблоха 21 второго вычислителя 2;сигнала 32 данных во втором буферномрегистре 4; сигнала 33 суммы на выходе первого сумматора первогостолбца; сигнала 34 суммы на выходесумматора второго столбца; сигнала 35 суммы на выходе сумматора второй строки; сигнала 36 суммы на выходах второго сумматора первойстроки, первого и второго сумматороввторого столбца 39. Промежуток37 означает время срабатывания комбинационного сумматора (Фиг.31.Устройство работает следующимабдазом,1206797 4Фаза колебаний, подаваемых нх на столбцов производится многократное элементарные излучатели, вычисляется по формулесуммирование, соответствующее умноженив УЛ.) здп 6) на И 7, одновременно с этим на сумматорах 6 строк ф о/Л ) 51 г 9 И 2(1)выполняется многократное суммирова- .ние, соответствующее умножению где ха - расстояние между элемен- А/фарп Ч на ) . Затем на суммато-тарными изл чателя рах 7 производится заключительноеоси Х; суммирование, соответствующее форму.У, - расстояние между эле- . 10 ле (11 и полученные значения Умента ныр ми излучателями выдаются на соответствующие цепочхпЧпо оси У ки фазовращателя, Каждому фазовра - угловые координаты положе- щателю цепочки соответствует свойния луча относительно плос. разряд кода управления фазовракости антенной решетки; 15 щателями. Единица в разряде озна- длина волны электромагнит- чает команду "Включить фазовраща,ного изл чения тель , ноль в разряде кода соответ 1И- номер строки излучателей ствует команде "Выключить фазов антенной решетке; вращатель"- номер столбца излучателей20 На вход сбро 15с роса устроиствачв антенной решетке; подается сигнал сбросс роса,. которыи усч-- операция выделения дробной танавливает в "0"есчетчики команд-1- части числа; микропроцессоров, блоки 21 и регист- операция выделения целой ры 3 и 4.части числа;- целое число, принимающее ашинныи цикл работы микропрозначения 1-3;цессора включает от трех до пятитактов и соответствует чтению илиОтдельный,фазовращатель обеспечи- записи в блок 22тлок или во внешнее уствает сдвиг фазы на 2 И/2 . Получен- ройство одно бство одного байта информации, ное в результате выполнения форму- З 0 команды микропромикропроцессора выполлы ( 1) значение Ччподаваемое наняются за несколько машинных циклов входы управления фазовращателей, в зависимости от длины команды и будет представлено в виде 1 -раз- . реализуемых операций. При выполнерядного параллельного двоичного ко- нии команды в первом такте содерчда, каждыи разряд которого управля жимое счетчика команд выдается на ет соответствующим фазовращателем шину адреса. В этом же такте микропроцессор выдает на шину данных на элементарный излучатель антенной восьмираэрядное управляющее слово решетки. Выделение дробной части вы- и формирует сигнал синхронизации, численного значения фазы позволяет 40 по которому это слово записывает- избавиться от целого числа перио- ся в буферный регистр 17. Управляюдов 2 н. щее слово указывает тип выполняемого машинного цикла. Во втором такте код Х,/Яд /Я , а затем код угла Ч содержимое счетчика команд увели- который в первом операционном бло чивается на единицу. В третьем такке 16 (микропроцессоре) преобразу- те данные принимаются из блока 21 ется в адрес зхп)хранящегося в или внешнего устройства на шину блоке 22 пепервого вычислителя 1. По данных и записываются в регистр кополученному адресу происходит выбор манд (если виполняется машинный,из блока 22 50 ци б Р ндыЧр регистров микропроцессора и результат записывается в первыйтом и пятом такте, если они необхочбуферныи регистр 3. Одновременно с диьы, выполняются действия над опепервым вычислителем 1 второй вычисли- рандами. Если команда включает нес- . тель 2 по вводимым значениям Я,Я 55 колько циклов, то по завершении теи ф вычисляет значение (,а 1 п 9 кущего машинного цикла микроцроцессор переходит к первому такту следуюный регистры, Далее на сумматорах 5 щего цикла.45 Сразу после снятия сигнала сбросас входа 15 сброса устройства начинается выполнение первым и вторыммикропроцессорами 16 команд, записанных соответственно в первом ивтором блоках 22, Первая командапрограммы, выполняемой первым микро процессором, обеспечивает запись управляющего слова из микропроцессорав регистр управляющего слова первого блока 21 по шине данных. Управляющее слово определяет работу первого и второго блоков 21 в режиме,при котором информация, поступающаяна первый блок 21 первой входнойшины данных, запоминается в буферном регистре соответствующего канала и сразу же передается на его выходы без стробирования. Для записиуправляющего слова в регистр управляющего слова с пятого выхода первого буферного регистра 17, вкотором хранится управляющее слововыполнения команды, на первый элемент И-НЕ подается логическая единица. Первый микропроцессор выдаетлогический ноль с инверсного выхода вьдачи, поступающий на инверсный вход первого элемента И-НЕ,30Логический ноль с выхода первогоэлемента И-НЕ поступает на инверсий вход записи первого блока 21устройства. Одновременно первыймикропроцессор выдает логические еди 35ницы на первый и второй адресныевходы первого блока 21,Далее на первую входную шину данных подается старший байт шестнадцатиразрядного кода значения. Выполняется команда ввода с первого канала. В первом цикле выполненияэтой .команды осуществляется посылкаадреса команды из счетчика командпервого микропроцессора в первыйблок 22 и записВ управляющего слова в первый буферный регистр 1 посигналу синхронизации с первого микропроцессора. После увеличения содержимого счетчика команд на единицупервый микропроцессор с выхода приемавыдает логическую единицу, котораястробирует сигнал чтения, выдаваемый с восьмого выхода первого буФерного регистра 17 на третий элементИ-НЕ ). Полученный инверсный сигналчтения с выхода третьего элементаИ-НЕ подается на инверсный вход сопровождения адреса первого блока 22,где происходит . считывание по адресу, выданному первым микропроцессором на адресные входы первогоблока 22 и выдача первого байта команды из первого блока 22 в регистр команд первого микропроцессора. Во втором цикле выполнения команды ввода с первого канала в первый блок 22 посылается увеличенный на единицу адрес из счетчика команд и аналогично осуществляется прием второго байта команды в регистр временного хранения первого микропроцессора, Этот байт представляет собой номер первого ввода, к которому производится обращение. В третьем цикле этот номер в качестве адреса выводится с первого и второго разрядов адресного выхода первого микропроцессора и подается на первый и второй адресные входы первого блока 21.Одновременно с этим в первый буферный регистр 17 записывается управляющее слово. После увеличения содержимого счетчика команд на единицу первый микропроцессор выдает логическую единицу с выхода приема, которая стробирует логическую единицу с седьмого выхода первого буферного регистра 17, поданную на вход второго элемента И-НЕ после записи в первый буферный регистр 17 управляющего слова. Инверсный сигнал с выхода второго элемента И-НЕ подается на инверсный вход чтения первого блока 22, в результате чего слово данных Х( записывается с первого канала блока 21. На этом выполнение команды ввода с первого канала первого блока 21 закончено.Далее выполняется команда пересылки содержащегося в аккумуляторе первого микропроцессора старшего байта кода М,/ в регистр В пер, вого микропроцессора. Затем на входную шину подается младший байт шест-/надцатиразрядного кода "о(д и выпол- няется команда ввода с первого Канала первого блока 21, по которой младший байт записывается в аккумулятор первого микропроцессора. Затем выполняется команда пересылки содержимого аккумулятора в регистр С первого микропроцессора. В итоге выполнения описанных команд в регистровую пару 5,С оказывается записанным шестнадцатиразрядный код значе1206797 Далее выполняется команда загрузки числарегистр Ь первого микро 1процессора. Число- номер ячейки первого постоянного запоминающего устройства, где записан последний байт последней команды программы работы первого вычислителя, В ячейке первого блока 22 с адресом+1охранится код зхп 1 , в ячейке с адресом 3, +2 - код,ядп 2 и т.д. Со внешнего устройства на первую входную восьмиразрядную шину данных подается код угла Р . По команде ввода с первого канала код угла 9 записывается в аккумулятор первого микропроцессора через первый блок 21, по команде передачи содержимое аккумулятора передается в регистр Е первого микропроцессора. Следующая команда обеспечивает суммирование содержимого регистровой пары Н,1. с,содержимым регистровой пары Э , Г и запись результата в регистровую пару Н , Ь . В результате выполнения этой команды происходит суммированиеи кода угла, в результате чего в регистровой паре Н , Ь оказывается записанным адрес синуса угла 9 в первом блоке 22. По следующей команде происходит обращение к первому блоку 22 по адресу, записанному в регистровой паре Н, Ь и запись зп Ч в аккумулятор первого микропроцессора.Затем следующая команда обнуляет содержимое регистровой пары Н,ь Следующая команда записывает в регистр б первого микропроцессора двоичное число 1000.Далее начинает выполняться подпрограмма умножения Х,/у на зп Ч со сдвигом зп Ч влево, начиная со старших разрядов. По следующей команде, обозначенной меткой,МЗ, происходит циклический сдвиг содержащегося в аккумуляторе первого Далее выполняется команда, покоторой содержимое регистра Ф пересылается в аккумулятор. Следующаякоманда осуществляет безусловный переход к команде циклического сдвигавлево, обозначенной меткой МЗ.Таким образом, команды, начинаяс команды циклического сдвига, выполняются циклически до тех пор, покав регистре Б не останутся одни нули, т.е. восемь раз. В результате 55 выполнения подпрограммы умноженияв регистровой паре Н ,Ь будет записана дробная часть произведейия(х Я зз.п 9. ния "О(Л, причем старший байт определяет целую часть числа, а младший - дробную,В первом блоке 22 последовательно записана программа работы первого вычислителя, а далее значения синусов углов. Синус каждого угла записан в виде восьмиразрядного числа в двоичном коде, причем это число меньше единицы. микропроцессора кода зп 9 на одинразряд влево, при этом старший разряд кода записывается в разряд переноса регистра признаков, а содержимое регистра признаков записывается в младший разряд аккумулятора.Следующая команда передает содержимое аккумулятора в регистр Э перво- ,10 го микропроцессора, при этом содержимое разряда переноса не меняется.Далее выполняется команда условногопереноса. Если в разряде переносаеюоя0 , то происходит переход к выпол-нению команды с меткой.М 1, еслив разряде переноса "0", то происходит переход к выполнению следующей команды, по которой содержимоерегистровой пары В, С суммиру О ется с содержимым регистровой пары,Н, Ь и результат записывается в регистровую пару Н 1 По следующейкоманде, .обозначенной меткой М 1,производится уменьшение содержимого регистра 5 на единицу. Если врезультате выполнения этой командыво всех восьми разрядах регистрабудут нули, то в разряде нулярегистра признаков первого микро процессора установится единица,иначе там ,будут нули.Следующая команда является коман"дой условного перехода, Если в разряде нуля регистра признаков перво го микропроцессора единица, то осуществляется переход к команде с меткой М 2, если ноль, то выполняетсяследующая команда, по которой к содержащемуся в регистровой паре 40 К, Ь числу прибавляется это же чис,ло, чем достигается сдвиг этого числа на один разряд влево.Далее выполняется команда пересылки содержимого регистра Н , в котором хранится старший байт дробной части произведения зпЧ(ЧД) в аккумулятор. Следующая команда осуществлю ет вывод содержимого аккумулятора через второй канал первого блока 21 на входы первого буферного регистра. 3, Затем, выполняется команда останова первого микропроцессора.Одновременно с первым вычислителем аналогичную программу. выполняет второй вычислитель с той разницей, что во втором блоке,22 посrе программы записаны коды зпд, После выполнения программы во втором буферном регистре 4 оказывается записанным старший байт дробной части произведения Оо/у зхп 9, и второй микропроцессор так же останавливается.Первый сумматор 6 строк суммирует дробнуючасть произведения (Х,фз 1 пЧ с этим же числом, что соот . ветствует умножению А)зпу на два, результат подается на вторую строку сумматоров 7. Каждый сумматор 6 строк суммирует (КоА з 1 пЮ с результатом предыдущего сумматора 6 и выдает сумму на свою строку сумматоров 7 и на вход следующего сумматора 6 строк. Многократное суммирование дробной части произведения(х, ) ехпФ на сумматорах 6 строк соответствует выполнению операции.Первый, сумматор 5 столбцов суй-. мирует дробную часть произведения Уь(.)йи 9 с этим же .числом, чтосоответствует умножению (У 5; 6на два, результат подается навторой столбец сумматоров 7. Каждыйсумматор 5 столбцов суммируету(Др, 61 с результатом предьдущего сумматора и выдает суммуна свой столбец сумматоров 7 и на О вход следующего сумматора 5 столбцов.Многократное суммирование дробной части произведения (о)5;9на восьмиразрядных комбинационных 15 сумматорах столбцов соответствуетвыполнению операции ("оЬ) Вь 9 Пу дрСуммирование для каждого элементарного излучателя на соответствующем сумматоре (,ХЯ)5 ЧПх 20 и СУо/Л)51 п 9 ИЧи выделейне У,старших разрядов дробной части суммыдля управления фазовращателями обеспечивает вычисление: фазы согласноформуле (1) сбольшой, точностью.25 Для изменения положения луча антенной решетки подается сигнал сброса на вход 15 сброса и описанныйпроцесс вычислений повторяется. для/новых значений Ч, ф, а если есть ЗО необходимость то и новых значенийХ. (,дМикропроцессоры выполняются насхеме К 580 ИК 80. Блоки 21,сопряжения выполняются на схеме К 580 ИК 55.Буферные регистры выполняются на схеме К 589 ИР 12. Блок 22 постояннойпамяти выполняется на схеме К 586 РЕ 1.Первый координатный, буферные регистры выполняются на интегральной схе ме К 155 ИР 13.1206797 г Составитель А.УшаковТехред Т.Дубинчак Корректор А окос ос едакто дписно а СССРй