Устройство для сопряжения

СОЮЗ СО 8 ЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 51) ИСАНИЕ ИЗОБРЕТЕ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ новский о СССР1977.СССР1978. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56), Авторское свидетельстВ 746488, кл. О 06 Р 3/04,Авторское свидетельствоВ 752321, кл. О 06 У 3/04,(54)(57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ,содержащее первый дешифратор, адресный счетчик, первый триггер, (п+1)элементов памяти, (и+2) элементовИ, причем выходы адресного счетчикасоединены с входами первого дешифратора, а информационные выходы первых и элементов памяти соединены синформационными входами. первых иэлементов И, выходы которых являютсяинформационными выходами устройства,первый выход первого дешифраторасоединен с первым входом (в+1) элемента И, о т л и ч а ю щ е е с ятем, что, с целью расширения областиприменения, в устройство введены делитель частоты, второй дешифратор,второй и третий триггеры, сдвигающий регистр и блок формирования режимов, причем первый, второй и третий командные входы устройства соединены соответственно с входами режимов записи, считывания и стиранияблока формирования режимов, а входыконца записи и начала работы устройства соединены соответственно свходами сброса режима записи и уста"новки в исходное состояние блокаформирования режимов, третий командный вход устройства соединен с пер 801176337 А вым В-входом первого триггера, а вход начала работы устройства соединен с вторым В-входом первого триггера и первым входом сброса делителя частоты, тактовый вход которого соединен с синхровходом устройства, выход готовности считывания которого соединен с выходом запроса тактов блока формирования режимов, а входы анализа состояния служебного разряда, синхронизации информации, синхронизации записи, начало режима блока формирования режимов соединены соответственно с первым, вторым, третьим и четвертым выходами второго Я дешифратора, информационные входы которого соединены с информационными выходами делителя частоты, а пятый и шестой выходы второго дешиф.ратора соединены соответственно сЯ-входом второго триггера и В-вхо,дом третьего триггера, инверсный выход которого соединен с входом состояния памяти блока формирования режимов, а прямой выход третьего триггера соединен с входом строба тактов информации блока формирования резимов, четвертый и третий выходы второго дешифратора соединены соответственно с тактовым входом адресного счетчика и В-входом третьего триггера, первый выход сброса блока формирования режимов соединен с выходом наличия режима устройства и с входом сброса адресного счетчрка, второй выход сброса блока формирования режимов соединен с установочньии входами сдвигающего регистра, прямой,и инверс. ный (и+1) выходы сдв . щего регисра соединены соответственно с входомготовности записи блока формированиьрежимов, и с первым входом (и+2)-гоэлемента И, выход квитанции считывания,блока формирования режимов соединен с управляющими входами первых иэлементов И и с выходом готовностисчитывания устройства, информационныйвход устройства соединен с информационным входом сдвигающего регистра,выходы разрядов с 1 по и которого соединены с информационными входамипервых и элементов памяти, входы записи и считывания п первых элементовпамяти соединены соответственно с выходами записи информации и считыванияинформации блока формирования режимов, выход квитанции записи которогосоединен с вторым входом (п+2)-гоэлемента И, с информационным входом(п+1) элемента памяти и с вторым входом (и+1) элемента И, третий вход которого соединен с выходом опроса памяти блока формирования режимов и свходом считывания (и+1) элемента памяти, выход разрешения тактов блокаформирования режимов соединен с счетным входом адресного счетчика и стретьим инверсным входом (и+2)-гоэлемента И, выход которого соединенс вторым входом сброса делителя частоты и с тактовым входом сдвигающегорегистра, четвертый вход (и+2)-гоэлемента И соединен с тактовым входомустройства, выход объема памяти которого соединен с выходом первого триггера, а адресные входы всех элементовпамяти соединены с выходами адресногосчетчика, второй выход первого дешифратора соединен с входом переполненияпамяти блока формирования режимов,выход которого "Запись признака занято" соединен с входом записи (и+1)-гоэлемента памяти, информационный выходкоторого соединен с Б входом второготриггера, выход (и+1)-го элемента Исоединен с Б входом первого триггера,причем блок формирования режимов содержит триггер записи, триггер считывания, триггер стирания, шестьР-триггеров, 5 элементов ИЛИ, 8 элементов И, элемент ЗИ-ИЛИ, элементНЕ, причем вход режима записи блокаформирования режимов соединен с Бвходом триггера записи, выход которого соединен с Р входом первогоР-триггера, вход режима считыванияблока формирования режимов соединенс первым входом первого элемента И,выход которого соединен с Б входом триггера считывания, вход сброса режима записи блока формирования режимов соединен с первым В-входом триггера записи, второй В-вход которого соединен с выходом первого элемента ИЛИ, с первыми входами второго итретьего элементов ИЛИ, с В-входомчетвертого Р-триггера, с В-входомтриггера стирания и с первым В-входом триггера считывания, вход режима стирания блока соединен с Б-входом триггера стирания, выход которого соединен с Р-входом второго Р-триггера, выход первого Р-триггера соединен с выходом квитанции записи блока, с первым входом первого элемента И элемента ЗИ-ИЛИ, с первыми входамивторого и третьего элементов И, с первым входом четвертого элементаИЛИ, с вторым В-входом триггера считывания, выход которого соединен с Р-входом третьего Р-триггера, тактовые входы первого, второго и третьего Р-триггеров объединены и соединены с входом начала режима блока формирования, вход установки исходного состояния которого соединеН с В-входами первого, второго, третьего Р-триггеров и первым входом первого элемента ИЛИ, инверсный выход первого Р-триггера соединен со вторым входом первого элемента И и с первым входом второго элемента И элемента ЗИ-ИЛИ, второй вход второго элементаИ которого соединен с первым входомчетвертого элемента И и с инверснымвыходом второго Р-триггера, выходвторого Р-триггера соединен с первымвходом третьего элемента И, элементаЗИ-ИЛИ и с первым входом пятого элемента ИЛИ, второй вход которого соединен со вторым входом четвертого элемента И и с выходом четвертого элемента ИЛИ, второй вход четвертого элемента ИЛИ соединен с первыми входами пятого и шестого элементов И, со вторым входом первого элемента И элемента ЗИ-ИЛИ и с выходом .третьего Р-триггера, инверсный выход которого соединен с третьим входом второго элемента И элемента ЗИ-ИЛИ, выход элемента ЗИ-ИЛИ соединен с.первым выходом сброса блока формирования режимов и с В-входом пятого Р-триггера, Р-вход которого соединен с входом переполнения памяти блока Формирования режимов, вход синхрони1176337 зации записи блока формирования режимов соединен с третьим входом второгоэлемента И, с первым входом седьмогоэлемента И и с тактовым входом пятогоР-триггера, выход которого соединенсо вторым входом первого элемента ИЛИвход состояние памяти блока формирования режимов соединен с третьим входом третьего элемента И, со вторымвходом второго элемента И и черезэлемент НЕ со вторыми входами пятогои шестого элементов И, третий входпятого элемента И соединен с входомстроба тактов информации блока формирования режимов, вход анализа состояния служебного разрядаблока формирования режимов соединен с третьим входом четвертого элемента И, выход которого соединен с выходом опроса памяти блока формирования режимов, входсинхронизации информации блока формирования режимов соединен со вторымвходом третьего элемента И и с третьим входом шестого элемента И, выходкоторого соединен с выходом квитанциисчитывания блока формирования режима,вход готовности записи блока формирования режимов соединен с третьим входом седьмого элемента И и с четвертымвходом второго элемента И, выход кото Изобретение относится к автоматике и вычислительной технике и можетнайти применение в автоматизированных системах управления в качествебуферного устройства памяти.Целью изобретения является расширение области применения устройства.На фиг. представлена блок-схемаустройства для сопряжения; на фиг.2 пример выполнения блок-схемы блокаформирования режимов.Устройство содержит (фиг.) делительчастоты, дешифраторы 2 и 3,блок 4 формирования режимов, адресный счетчик 5, триггеры 6-8, сдвигаюший регистр 9, элементы (10-1)"Начало работы", синхронизирующий 5 О 5 20 рого соединен с выходом записи информации и со вторым входом вторрго элемента ИЛИ, выход второго элемента ИЛИподключен к входу В шестого Р-триггера, входы С и Р которого объеДиненыи соединены со входами С и Р четвертого Р-триггера, с выходом третьегоэлемента И, со вторым входом третьего элемента ИЛИ и с первым входомвосьмого элемента И, выход которогосоединен со вторым входом третьегоэлемента И элемента ЭИ-ИЛИ и с выхо-.дом запроса тактов блока формирования режимов, выход пятого элементаИЛИ соединен со вторым входом седьмого элемента И, выход которого соединен с выходом "Запись признака занято" блока формирования режимов,инверсный выход четвертого Р-триггера соединен со вторым входом восьмого элемента И, выход третьего элемента ИЛИ соединен с вторым выходомсброса блока формирования режимов,выход разрешения тактов которого соединен с четвертым входом третьегоэлемента И и с инверсным выходомшестого Р-триггера, выход пятогоэлемента И соединен с выходом считывания информации блока формированиярежимов. вход 17, тактовый вход 8, информационный вход 19, выход 20 "Готов. - ность записи", выход 21 "Готовность считывания", выход 22 "Объем памяти", выход 23 "Наличие режима", информационные выходы устройства (24-1).(24-и).Устройство по фиг.2 содержит триггер 25 записи, триггер 26 считывания, триггер 27 стирания, Р-триггеры 28-33, элементы ИЛИ 34-38, элементы И 39-46, элемент ЗИ-ИЛИ 47, эЛемент НЕ 48, вход 49 "Режим записи", вход 50 "Режим считывания", вход 51 "Режим стирания", вход 52 "Сброс режима записи", вход 53 "Состояние памяти", вход 54 "Готовность записи", вход 55 "Переполнение памяти", вход 56 "Анализ состояния служебного разряда", вход 57 "Синхронизация информации", вход 58 "Синхронизация запи 1176337си", вход 59 "Начало работы", вход 60 "Строб тактов", вход 61 "Установка в исходное состояние", выход 62 "Запрос тактов", выход 63 "Квитан-. ция считывания", выход 64 "Запись" В выход 65 "Считывание", выход 66 "Квитанция записи", выход 67 "Опрос памяти", выход 68 "Разрешение тактов", выход 69 "Запись признака "Занято", выходы 70, 71 "Сброс",Делитель 1 частоты и второй дешифратор 3 с помощью поступающих с синхронизирующего входа 17 сигналов формируют сигналы Г , Г , Г, Г Гобеспечивающие синхронизацию всех 15 блоков устройства.Блок 4 формирования режимов обеспечивает формирование сигналов, управляющих работой блоков устройства в различных режимах работы, Сдвигающий регистр 9 предназначен для преобразования последовательного и-разрядного кода информационного сообщения в параллельный с последующей записью его в элементы памяти ( 10-1) 10-п) По адресу, определяемому адресным счетчиком 5, Элемент 1 О-(и+1) памяти предназначен для контроля наличия информации в элементах (10-1)(10-и) памяти; если в элементе 10-(и+1) памяти 30 по какому-то адресу записана единичная информация, то это означает, что по этому адресу в элементах (10-11 (10-и) памяти записана значащая информация, если в элементе 10-(и+1) З 5 памяти по какому-то адресу записана нулевая информация,то это означает, что по этому адресу в элементах (10-1)(10-п) памяти нет значащей информации, 40Устройство работает следующим образом.После подачи питающего напряжения на синхронизирующий вход 17 подаются сигналы частоты Гэ, а на вход 16 "Начало работы" подается сигнал установки в нулевое состояние триггера 6, делителя 1 частрты, блока 4 формиро" вания режимов, в котором на выходе элемента ЗИ-ИЛИ 47 формируется сигнал 50 установки в нулевое состояние триггеров 31-33 и адресного счетчика 5. Сигнал установки с блока 4 формирования режимов через выход 70 "Сброс" передается на выход 23 Наличие режи-И ма", а.через выход 71 "Сброс" - на сдвигающий регистр 9, в котором пер" вый разряд устанавливается в единичиое состояние, а все остальные - внулевое.Рассмотрим работу устройства в режимах "Запись", "Считывание","Стирание", "Стирание-запись", "Считывание- стирание",Режим "Запись" начинаетсЯ послеприхода на вход 12 сигнала "Запись",по которому в блоке 4 формированиярежимов триггер 25 записи переключается в единичное состояние. По спадуближайшего сигнала Я, поступающегов блок 4 формирования режимов черезвход 59 "Синхронизация записи", пере.ключается в единичное состояние первый Р-триггер 28, устанавливая режим"Запись". При этом на выходе элемента ЗИ-ИЛИ 47 появляется уровень "0",который передается через первый выход 70 "Сброс" на выход 23 "Наличиережима" и на вход В-адресного счетчика 5, снимая принудительное удержание его в нулевом состоянии. Крометого, единичный сигнал с выхода первого В-триггера 28 в блоке 4 формирования режимов через элемент ИЛИ37 разрешает прохождение сигнала Гс первого выхода второго дешифратора3 в блок 4 формирования режимов через вход 56 "Анализ состояния служебного разряда", через четвертыйэлемент И 42 и выход 67 "Опрос памяти" блока 4 формирования режимовна вход "Считывание" элемента10(п+1) памяти с целью определениясвободны ли элементы (10-1)( 1 О-и) памяти по нулевому адресу.Если по нулевому адресу в элементе10-(и+1) памяти записана "О" информация, то это означает, что элементы(0-1)(10-п) памяти свободны понулевому адресу, при этом второйтриггер 7, устанавливаемый каждыйраз в "0" сигналом Г 4 с шестого выхода второго дешифратора 3, остается в нулевом состоянии. Единичный.сигнал с инверсного выхора второготриггера 7 поступает в блок 4 формирования режимов через вход 53 "Состояние памяти" на третий вход третьего элемента И 41, разрешая темсамым прохождение сигнала Г с второго выхода второго дешифратора 3через вход 57"Синхронизация информации" и третий элемент И 41 на тактовые входы четвертого 3 и шестого 33Р-триггеров, а также через третийэлемент ИЛИ 36, второй выход 71"Сброс" на установку исходного состояния сдвигающего регистра 9. Кроме того, сигнал с выхода третьего элемента И 41 "Запрос ТИ" поступает че рез восьмой элемент И 46 и выход 62 "Запрос тактов" блока 4 формирования режимов на выход 20 "Готовность записи" для запроса информационного сообщения. По спаду выходного сигнала третьего элемента И 41 четвертый 3 и шестой 33 Р-триггеры устанавливаются в единичные состояния, при этом четвертый 0-триггер 31 запрещает передачу на выход 62 "Запрос тактов" выходного сигнала третьего элемента И 41, а нулевой сигнал с инверсного выхода шестого Р-триггера 33 запрещает по входу 57 "Синхронизация информации" прохождение через третий элемент И 41 сигнала Г 4, а также через выход 68 "Разрешение тактов" блока 4 формирования режимов запрещает по входу Ч переключение адресного счетчика 5 к новому адре 25 су. Кроме того, этот же сигнал разрешает прохождение тактовых импульсов с тактового входа 18 через элемент И 11-(и+2) на тактовый вход30 сдвигающего регистра 9 и на второй В вход делителя 1 частоты. Так как в исходном состоянии в первом разряде сдвигающего регистра 9 записана "1" а в остальных - "0" в томУ У35 числе и в (и+1)-ом разряде, то нулевой сигнал с (m+1)-го разряда через вход 54 "Готовность записи" в блоке 4 формирования режимов запрещает формирование сигналов 13 апись" элементами И вторым 40 и седьмым 45, а сигнал "1" с инверсного выхода (и+.1) разряда разрешает по третьему входу прохождение тактов через элемент 11-(и+2) на тактовый вход сдвигающего регистра 9 для записи в него 45 информационного сообщения с информационного входа 19. После записи в сдвигающий регистр 9 и символов сообщения на инверсном выходе (и+1)- разряда сдвигающего регистра 9 появляется сигнал "0", запрещающий прохождение тактов в регистр а появившийся по спаду и-го такта единичный сигнал на выходе (п+1) разряда сдвигающего регистра 9 в блоке 4 формирования режимов разрешает прохождение сигнала Г через второй элемент И 40 в элементы (0-1)(1 О-и) памяти для записи информации с первых п разрядов сдвигающего регистра 9, а также разрешает формирование седьмым элементом И 45 сигнала, который через выход 69 "Запись признака "Занято 1 записывает единичную информацию с выхода дервого 0-триггера 28 в элемент 10-(и+1)памяти, фиксируя тем самым, что в элементы (10-1)(10-ц) памяти с нулевым адресом запиеано информационное сообщение. Одновременно с записью информационного сообщения в элементы (10-1)(10-п) памяти по сигналу "Запись" в блоке 4 формирования режимов через второй элемент ИЛИ 35 шестой Р-триггер 33 по входу В переключается в нулевое состояние, разрешая тем самым по входу Ч работу адресного счетчика 5 и прохождение через третий элемент И 41 сигнала Г 4 в следующем такте работы устройства.По сигналу Г с четвертого выхода второго дешифратора 3 адресный счетчик 5 переключается, устанавливая на адресной шине код для выбора в элементах 10 памяти ячеек с первьи ад- . ресом. На этом заканчивается такт работы устройства.В следующих тахтах работа устройства проходит аналогично описанному. По сигналу " с шестого выхода дешифратора 3 устанавливается в нулевое состояние второй триггер 7; по сигналу Г осуществляется опрос элемента 1 О-(п+1) памяти с запоминанием результата опроса вторым триггером 7; при наличии нулевой информации в элементе 1 О-(и+1) памяти, а следовательно и во втором триггере 7, по сигналу 4 осуществляется установка в исходное состояние сдвигающего регистра 9 и шестым Э-триггером 33 блоки- руется по входу Ч работа адресного счетчика 5, а также разрешается прием информационного сообщения в сдвигающий регистр 9; после приема и разрядов информационного сообщения осуществляется синхронизация последним тактом делителя 1 частоты и разрешается формирование сиги:.ла "Запись, по сигналу 1 формируется сигнал "Запись" и осуществляется запись информационного оообщения со сдвигающего регистра 9 в элементы (10-1)(10-п) памяти, а также за 117633735 лись единичной информации с выходапервого Э триггера 28 в элемент10-(и+1) памяти, кроме того, по сигналу "Запись" разрешается шестым 5Р-триггером 33 по входу Ч работа адресного счетчика 5; по сигналу Яосуществляется переключение адресногосчетчика 5 на новый адрес и т.д, Еслипри нулевом адресе в элементе О-(и+1)10памяти будет записана "1" (элементы10 памяти с нулевым адресом заняты),то по сигналу Г второй триггер 7переключится в "1", запретит блоку 4формирования режимов формированиесигналов "Запись" и "Запрос ТИ", апо сигналу Г адресный счетчик 5 пе 6реключится на первый адрес, т.,е. формирование сигналов "Запрос ТИ".и"Запись" будет разрешено только после 20нахождения свободных элементов 1 Опамяти.Режим "Запись" заканчивается послепоступления в блок 4 формирования режимов через вход 15 устройства "Конецзаписи" и его вход 52 "Сброс режимазаписи" от абонента сигнала "Конецзаписи". В блоке 4 формирования режимов по этому сигналу триггер 25 записи переключается в "О", разрешаяпо ближайшему сигналу Г переключение первого Р-триггера 28 в нулевоесостояние, при этом устройство, какпоказано вьапе, переходит в исходноесостояние.При большом Объеме записываемойот абонента информации в устройстве. апосле установки на адресной шине кода, соответствующего (К-Р) адресу,(где К - обшее количество адресов, 40Р - количество свободных и-разрядныхэлементов памяти), на первом выходепервого дешифратора 2 появляетсясигнал, разрешающий прохождение врежиме "Запись" через элемент И 4511-(п+1) на Я-вход первого триггера6 сигнала Г . Первый триггер 6 переключается в единично .состояние, аего выходной сигнал передается черезвыход 22 "Объем памяти" на выход и 50сигнализирует абоненту о том, что вустройстве осталось место только длязаписи Р слов,При дальнейшем поступлении информации на запись после записи информационного и-разрядного сообщенияпо К-му адресу в элементы 10 памятина втором выходе первого дешифратора 2 появляется единичный сигнал, поступающий в блок 4 формирования режимов на вход пятого Э-триггера 32 через вход 55 "Переполнение памяти". По спаду сигнала Г" пятый Э триггер 32 переключается в единичное состояние, а его выходной сигнал через первый элемент ИЛИ 34 устанавливает 0 в исходное состояние четвертый Э-триггер 31, шестой Э-триггер 33, сдвигающий регистр 9 и триггер 25, разрешающий установку в нулевое состояние по спаду сигнала Я 6 первому триггеру 28, после чего устройство переходит в исходное состояние, как описано выше, При этом, на выходе 23 "Наличие режима" формируется единичный сигнал, сигнализирующий о том, что устройство закончило работуеРежим",Считывание" начинается после прихода на вход 13 устройства сигнала "Считывание", по которому в блоке 4 формирования режимов через первый элемент И 39 при отсутствии на его втором входе запрещающего сигнала от первого Э-триггера 28 триггер 26 считывания переключается в единичное состояние. По спаду ближайшего сигнала ГБ, поступающего в блок 4 формирования режимов через вход 59 "Начало режима", переключается в единичное состояние третий Р-триггер 30, устанавливая в устройстве режим "Считывание; при этом на выходе элемента ЗИ-ИЛИ 47 появляет-. ся уровень "0", которнй передается через первый выход 70 "Сброс" на выход 23 "Наличие режима", а также на вход В адресного счетчика 5, снимая тем самым принудительное удержание адресного счетчика в нулевом состоянии. Кроме того, сигнал с выхода третьего Р-триггера 30 .в блоке 4 формирования режимов через четвертый элемент ИЛИ 37 разрешает прохождение сигнала Г с первого выхода второго дешифратора 3 через четвертый элемент И 42 и выход 67 Опрос памяти" блока 4 формирования режимов на вход "Считывание" элемента 10-(и+1) памяти с целью определения наличия значащей информации в элементах (10-1)Если в элементе 10-(п+1) памятисадресом будет записана нулеваяинформация, то абоненту сигнал свыхода 21 "Готовность считывания" не 55 чащую информацию по нулевому адресу, при этом второй триггер 7, устанавливаемый каждый раз в нулевое состояние сигналом Г с шестого выхода второго дешифратора 3, переключается в единичное состояние, Нулевой сигнал с Инверсного выхода второго триггера 7 поступает в блок 4 формирования режима через вход 53 "Состояние памяти" 1 О и элемент НЕ 48 на вторые входы пятого 43 и шестого 44 элементов И, разрешая прохождение через указанные схемы соответственно строба с выхода третьего триггера 8 через вход 60 15 "Строб тактов" блока 4 формирования режимов 4 и сигнала Г 4.Строб с выхода пятого элемента И 43 через выход 65 "Считывание" блока 4 формирования режимов поступает на 20 входы "Считывание" элементов (0-1) (10-п) памяти, считывая информацию по нулевому адресу, при этом считываемая информация передается на соответствующие информационные входы эле ментов И (11-1)(11-л). Сигнал Г с выхода шестого элемента И 44, находящийся под "Стробом", поступает через выход 63 "Квитанция считывания" блока 4 формирования режимов на вхо- ЗО ды элементов И (11-1)(11-п) и считывает информацию на информационные выходы (24-1) (24-п), при этом сигнал с выхода шестого элемента И 44 также передается на выход 21 "Готовность, считывания", извещая абонента о том, что к нему передается и-разрядная информация в параллельном коде.По сигнайу Г, поступающему с перО вого выхода второго дешифратора 3, адресный счетчик 5 переключается, устанавливая на адресной шине первый адрес. Далее процесс считывания информации происходит аналогично опи санному выше, но уже из элементов (10-1)..(1 О-и) памяти с первым адресом.Считывание информации осуществляется до тех пор, пока в элементе 5 О 10-(и+1) памяти по установленному на адресной шине адресу будет записана единичная информация. выдается и считывание информации не происходит.3Р режиме "Считывание адресный счетчик 5 перебирает все К адресов, в каждом из которых анализируется состояние элемента 10-(и+1) памяти данного адреса, а затем в случае наличия признака Занято" (единица в элементе 10-(и+1) памяти) с элементов (10-1)(10-и) памяти считывается информация, сопровождающаяся, как было описано выше, выдачей сигнала абоненту с выхода 21 "Готовность считывания". При установке адресным счетчиком 5 на адресной шине последнего К-го адреса режим считывания в устройстве прекращается и устройство переходит в исходное состояние аналогично описанному в режиме ЗаписьРежим "Стирание" начинается после прихода на вход 14 устройства сигнала, по которому в блоке 4 формирования режимов триггер 27 стирания переключается в единичное состояние. По спаду ближайшего сигнала Я, в блоке 4 формирования режимов переключается в единичное состояние второй Р-триггер 29, устанавливая тем самым режим "Стирание", при этом на выходе элемента ЗИ-ИЛИ 47 появляется уровень "0", снимая тем самьв принудительное удержание адресного счетчика 5 в нулевой состоянии.Кроме тбго, единичный сигнал с выхода второго Э-триггера 29 через .пятый элемент ИЛИ 38 разрешает прохождение через седьмой элемент И 45 сигнала Г - на вход "Запись" элемента 1 О-(и+1) памяти. Так как на информа" ционный вход элемента О-(п+1) памяти подается нулевой сигнал с выхода. первого В-триггера 28 через выход 66 "Квитанция записи" блока 4 форми-. рования режимов, то в него по сигналу "Запись" записывается нулевая информация, сигнализирующая о том, что элемент 10 памяти с нулевым адресом свободен. По сигналУ Г адресньй счетчик 5 переключается, устанавливая на адресной шине 1-ый адрес и далее работа устройства осуществляется аналогично описанному выше. После записи нулевой информации в элемент 10-(и+1) памяти по последнему К-му адресу перек 8 почается в блоке 4 формирования режимов пятый Э-триггер 32 и устройство устанавливается117 б 337 20 О Р 4 д кб в исходное состояние аналогично описанному в режиме Запись".Кроме трех основных режимов "Запись", "Считывание" и "Стирание", в устройстве разрешены два совмещенных режима: "Запись со стиранием" и "Считывание со стирАнием".Режим "Запись - считывание" является запрещенным, При одновременном 10 поступлении на вход устройства сигналов "Запись" и Считывание" устанавливается режим "Запись". Если во время исполнения режима "Считывание" поступил сигнал "Запись", то после оконча ния цикла считывания информации поадресу, во время которого поступил сигнал "Запись", устройство выходит из режима "Считывание" и переходит к режиму "Запись".Режим "Стирание - запись" устанавливается после прихода сигналов на первый 12 и третий 14 командные входы устройства. В этом режиме устройство работает также, как и в режиме 13 апись ,но запись информациойкого сообщения в элементы памяти осуществляется без анализа информации в элементе 10-(и+1) памяти,Режим 1 Считывание - стирание" устанавливается после прихода сигналов на второй 3 и третий 14 командные входы устройства. В этом режиме устройство работает также, как и в режиме Считывание но после считывания информация с элементов 10 памяти по какому-то адресу осуществляется в этом же кадре развертки по сигналустирание единичной информации с элемента 1 О-(и+1) памяти. Таким образом, введение в предлагаемое устройство для сопряжения делителя частоты, дешифратора, двух триггеров, блока формирования ; ааимов позволило значительно расширить область применения устройства.1176337,иг,Г едактор И.Ко льч Подписи комитета СССаказ 5363/49 Тираж 710 ВНИИПИ Государственного по делам изобретений 113035, 11 осква, Ж, Ри открыт кая на илиал ППП "Патент", г. Ужгород, ул. Проектная,61 60 оставитель Р,Стершинехред Т,ФантаКорректор С.Иекмар