Вычислительное устройство

СОЮЗ С 08 ЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЯО ОПИС Е ИЗОВРЕСВИДЕТЕЛЬСТВ К АВТОРСК ут киоернетельство ССС) (57 о авт.св ееся рения ег о функц тей путем вычис х , -х, -х и четвертый регис сумматор, шесто тый элемент ИЛИ задер сумма входо причема соедин ыход четвертог с информацион егистра сдвигакоммутатора устчетвертого тьим входо т ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(71) Ордена Ленина инстики им. В.М.Глушкова(прототип),1 ЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО У 1070545, о т л и ч а ю тем, что, с целью расшииональных возможносления функций видах, в него введенытр сдвига, четвертый й элемент И, четвери четвертый триггер ройства, второй выход коммутатора блока управления соединен с управляющим входом четвертого регистра сдвига, вход ввода данных которого подключен к нулевой шине устройства, выход генератора тактовых. сигналов блока управления соединен с входами синхронизации четвертого регистра .сдвига и четвертого триггера задержки, выход четвертого регистра подключен к первому входу четвертого сумматора, второй вход которого соединен с выходом шестого элемента И, первый вход которого подключен к прямому выходу второго триггера, выход первого разряда распределителя импульсов блока управления соединенс первым входом четвертого элемента ИЛИ, выход которого подключен к вто- (" рому входу шестого элемента И, выход третьего регистра цвига соединен с информационным входом четвертого триггера задержки, выход которого подключен к второму входу четвертого вел элемента ИЛИ. Вь1 зобретецие отцосится к автоматике и вычислительной технике и может быть использовано в цифрогзых системах управления и в устройствах воспроизведения Функциональной зависи - мости,Но основному авт,св. Р 1070545,известно устройство, содержащее трирегистра сдвига, два сумматора, два10триггера, три элемента ИЛИ, два элемента И, два триггера задержки,причем выход первого регистра сдвигасоединен с первым входом первого сумматора, выход которого соединен с ин 15 формационным входом первого регистра сдвига, вьгход второго регистра сдвига соединен с первым входом первого элемента ИЛИ и с первым входом второго сумматора, выход которого соеди 20 цен с инФормационным входом второго регистра сдвига, выход третьего регистра сггвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход кото 25 рого соединен с первым входом первого элемента И, инверсный выход первого триг гера соединен с вторым входом первого элемента И, выход которого соединен с информационным входом первого триггера задержки, выход третье-З 0 го элемента ИЛИ соединен с первым входом второго элемента И, третий сумматор, блок сравнения, коммутатор, блок задания аргумента, третий, четвертый, пятый элементы И, третий 35 триггер задержки, блок управления, содержаший генератор тактовых импульсов, распределитель импульсов, генератор одиночных импульсов, коммутатор, элемент НЕ и элемент задержки, 40 причем выход генератора тактовых импульсов соединен с входом распределителя импульсов и с входом синхронизации блока сравнения, выход гг - 1-го разряда распределителя импульсов сое 45 динен с информационным входом генератора одиночных импульсов, выход г 1-го разряда распределителя импульсов соединен с первым входом пятого элемента И и входом сброса блока сравнения,50 выход первого разряда распределителя импульсов соединен с вторым входом первого элемента ИЛИ, выход Гг-го разряда распределителя импульсов соединен через элемент задержки с вто , рым входом второго элемента И, выход, генератора одиночных импульсов соединен с информационным входом второго триггера, вход управления генератора одиночных импульсов соединен с первым выходом коммутатора блока, управляющий вход коммутатора блока через элемент НГ соединец с цулевой шиной устройства, второй выход коммутатора блока соединен с первым входом третьего элемента ИЛИ и с управляющими входами первого, второго и третьего регистров сдвига, выходы с первого по г 1 -й разрядов распределителя импульсов соединены соответственно с входами блока задания аргумента, второй вход первого сумматора соединен с выходом третьего элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, второй вход второго сумматора соединен с выходом четвертого элемента И, первый вход которого соединен с вьгходом третьего сумматора, первый и второй вход которого соединены с выходами первого и третьего триггеров задержки соответственно, информационный вход третьего регистра сдвига соединен с выходом третьего триггера задержки, ин - формационный вход которого соединен с выходом первого триггера задержки, вход синхронизации которого соединен с входами синхронизации второго и третьего триггеров задержки, с входами синхронизации первого, второго и третьего регистров сдвига, с входом синхронизации блока сравнения, прямой выход первого триггера соединен с информационным входом второготриггера задержки, выход которого соединен с вторым входом второго эле. мента ИЛИ, информационный вход первого триггера соединен с выходам пятого элемента И, прямой выход триггера соединен с вторыми входами третьего, четвертого и пятого элементов И, вход сброса второго триггера соеди- нен с выходом второго элемента И, первый и второй выходы блока сравнения соединены соответственно.с вторым и третьим входами третьего элемента ИЛИ, входы ввода данных первого, второго и третьего регистров сдвига соединены с нулевой шиной устройства, первый и второй информационные входы блока сравнения соединены соответственно с выходами коммутатора устройства и блока задания аргумента, первый и второй входы коммутатора устройства соединены с выходами первого сумматора и первого элемента И соответственно 1,3 11441Недостаток известного устройства . заключается в том, что оно не может вычислять функции вида х , 1 х , хФ ЭГ 1 Г 1 и х .Цель изобретения - расширение функциональных возможностей путемЦ 2 1- вычисления функций вида х , -х , =х и 4 х.Поставленная цель достигается тем, что в вычислительное устройство вве- О дены четвертый регистр. сдвига, четвертый сумматор, шестой элемент И, четвертый элемент ИЛИ и четвертый триггер задержки, причем выход четвертого сумматора соединен с информационным входом четвертого регистра сдвига и с третьим входом коммутатора устройства, второй выход коммутатора блока управления соединен с уп, равляющим входом четвертого регистра сдвига, вход ввода данных которого подключен к нулевой шине устройства,. выход генератора тактовых сигналов блока управления соединен с входами синхронизации четвертого регистра 25 сдвига и четвертого триггера задержки, выход четвертого регистра сдвига подключен к первому входу четвертого сумматора, второй вход которого соединен с выходом шестого элемента И, первый вход которого подключен к прямому выходу второго триггера, выход первого разряда распределителя импульсов блока управления соединен с первым входом четвертого элемента35 ИЛИ, выход которого подключен к второму входу шестого элемента И, выход третьего регистра сдвига соединен с информационным входом четвертоготриГГера задержкивыход которОГО 4 О подключен к второму входу четвертогоэлемента ИЛИ.На фиг.изображена структурная схема вычислительного устройства; на фиг. 2 - структурные схемы блока задания аргумента и блока управления.Вычислительное устройство содержит первый, второй и третий регистры 1 - 3 сдвига, первый, второй и третий сумматоры 4 - 6, первый КБ триггер 7, второй КЯ-триггер 8, первый, второй и третий элементы ИЛИ 9 - 11, первый, второй, третий, четвертый и пятык элементы И 12 - 16, первый, второй и третий триггеры . 55 17 - 19 задержки, блок 20 задания аргумента, блок 21 сравнения, блок 22 управления, коммутатор 23 и доппол 05 4нительно четвертый. регистр 24 сдвига, четвертый сумматор 25, шестой элемент И 26, четвертый элемент ИЛИ 27 и четвертый триггер 28 задержки.Выход регистра 1 сдвига соединен с первым входом сумматора 4, выход которого соединен с информационным входом регистра 1 сдвига. Выход регистра 2 сдвига соединен с первым входом элемента ИЛИ 9 и с первым входом сумматора 5, выход которого соединен с информационным входом регистра 2 сдвига. Выход регистра 3 сдвига соединен с входом сброса триггера 7 и с первым входом элемента ИЛИ 10, выход которого соединен с первым входом элемента И 12. Инверсный выход триггера 7 соединен с вторым входом элемента И 12, выход которого соединен через триггер 17 задержки с информационным входом триггера 19 задержки. Выход элемента ИЛИ 11 соединен с первым входом элемента И 13. Второй вход сумматора 4 соединен с выходом элемента И 14, первый вход которого соединен с выходом элемента ИЛИ 9. Второй вход сумматора 5 соединен с выходом элемента И 15, первый вход которого соединен с выходом сумматора 6, первый и второй входы которого соединены соответственно с выходами триггеров 17 и 19 задержки. Информационный вход регистра 3 сдвига соединен с выходом триггера 19 задержки, вход синхронизации которого соединен с входами синхронизации триггеров 17 и 18 задержки, с входами синхронизации регистров 1 - 3 сдвига, с входом сйнхронизации блока 21 сравнения и с первым выходом блока 22 управления. Прямой выход триггера 7 соединен через триггер 18 задержки с вторым входом элемента ИЛИ 10. Информационный вход триггера 7 соединен с выходом элемента И 16, первый вход которого соединен с входом сброса блока 21 сравнения и с вторым выходом блока 22 управления. Прямой выход триггера 8 соединен с вторыми входами элементов И 4 - 16Третий и четвертый выходы блока 22 управления соединены соответственно с вторым входом элемента ИЛИ 9 и с вторым входом элемента И 13, Вход сброса и информационный вход триггера 8 соединены соответственно с выхо-. дом элемента И 13 и с пятым выходом блока 22 управления. Первый и второйРвыходы блока 21 сравнения соединены соответственно с вторым и третьим входами элемента ИЛИ 11, первый вход которого соединен с шестым выходом блока 22 управления и с управляющи ми входами регистров 1 - 3 сдвига, входы ввода данных которых соединены с нулевой шиной устройства. Первый и второй информационные входы блока 21 сравнения соединены соответ ственно с выходом коммутатора 23 и с выходом блока 20 задания аргумента, входы которого соединены с соответствующими выходами седьмой группы выходов блока 22 управления. Пер вый и второй входы коммутатора 23 соединены соответственно с выходами сумматора 4 и элемента И 12.Информационный вход регистра 24 сдвига соединен с третьим входом ком О мутатора 23 и с выходом сумматора 25, первый и второй входы которого соединены соответственно с выходом регистра 24 сдвига и выходом элемента И 26. Первый выход блока. 22 управле ния соединен с входами синхронизации регистра 24 сдвига и триггера 28 задержки, информационный вход которого соединен с выходом регистра 3 сдвига, Шестой выход блока 22 управ- ЗО ления соединен с управляющим входом регистра 24 сдвига, вход ввода данных которого соединен с нулевой шиной устройства, Третий выход блока 22 управления соединен с первым входом элемента ИЛИ 27, второй вход кс- . . торого соединен с выходом триггера 28 задержки, Прямой выход триггера 8, соединен с первым входом элемента И 26, второй вход которого соединен с выходом элемента ИЛИ 27.Блок 20 задания аргумента (фиг.2) содержит коммутатор 29 и элемент ИЛИ 30.Входы коммутатора 29 соединены с соответствующими входами блока 20 задания аргумента, Выходы коммутатора 29 соединены с соответствующими входами элемента ИЛИ 30, выход которого является выходом 31 блока 20 р задания аргумента.Блок 22 управления (фиг. 2) содержит генератор 32 тактовых импульсов, распределитель 33 импульсов, генератор 34 одиночных импульсов, коммута тор 35, элемент НЕ 36 и элемент 37 задержки на длительность тактового импульса. Выход генератора 32 так 7 овых импульсов соединен с входом распределителя 33 импульсов и являетсяпервым выходом 38 блока 22 управления, Выход и-го и первого разрядовраспределителя 33 импульсов соединены соответственно шинами 39 и 40 свторым и третьим выходами блока, 22управления, Выход и-го разряда распределителя 33 импульсов соединенс информационным входом генератора34 одиночных импульсов и через элемент 37 задержки - с четвертым выходом 41 блока 22 управления, пятыйвыход 42 которого соединен с выходомгенератора 34 одиночных импульсов,вход управления которого соединен спервым выходом коммутатора 35, входкоторого через элемент НЕ 36 соединенс нулевой шиной устройства. Второйвыход коммутатора 35 соединен с шестым выходом 43 блока 22 управления,выходы с первого по и-й разряды распределителя 33 импульсов являютсяседьмой группой выходов 44 блока 22управления,Вычислительное устройство работает следующим образом.В исходном состоянии на шестом выходе блока 22 управления действуетсигнал логической единицы, которыйпоступает ча управляющие входы регистров 1 - 24 сдвига и устанавливает их в нулевое состояние, посколькуна их входах ввода данных действуетсигнал логического нуля с нулевойшины устройства, Сигнал логическойединицы на шестом выходе блока 22управления формируется с помощью коммутаторов 35. В исходном состояниикоммутатор 35 подключает выход элемента НЕ 36 к шине 43 шестого выходаблока 22 управления (фиг. 2). Сигналлогической единицы шестого выходаблока 22 управления через элементИЛИ 11 открывает элемент И 13, черезкоторый на вход сброса триггера 8поступает последовательность импульсов четвертого выхода блока 22 управления, на пятом выходе которого действует сигнал логического нуля, Триггер 8 устанавливается в нулевое состояние и блокирует сигналом прямоговыхода элементы И 14 - 16 и 26. Триггер 7 устанавливается в нулевое состояние нулевым сигналомвыхода регистра 3 сдвига. Таким образом, в исходном состоянии регистры 1 - 3 и 24 сдвига, а1144105 также триггеры 7 и 8 находятся в ну. левом состоянии.Из сигналов генератора 32 тактовых импульсов распределитель 33 импульсов формирует на и выходах (и-ко лическо разрядов регистров 1, 2 и 24) и последовательностей импульсов длительностью с, периодом Т=п иО л сдвинутых одна относительно другойлна время с=1/Г, где Г - частота тактовых импульсов. где ЬХ;=1; 1 Э Хх ф ХкС помощью коммутатора 29 блока 20 задания аргумента набирают требуемый двоичный код аргумента, Комму татор 29, выполненный, например, в виде переключателя на и направлений, подключает в единичных разрядах праэрядного двоичного кода аргумента соответствующий выход распределите ля 33 импульсов к входу элемента ИЛИ 30, на выходе которого формируется последовательный двоичный код заданного значения аргумента. С помощью коммутатора 23, выполненного, например, в виде переключателя на три положения, устанавливают требуемый операционный режимработы вычислительного устройства.39В первом режиме формирования функ г 3ции х и х коммутатор 23 подключаетк первому информационному входу бло-ка 21 сравнения выход элемента И 12,Во втором и третьем режимах комму-35татор 23 подключает к первому информационному входу блока 21 сравнениявькоды сумматоров 4 и 25 соответственно. Во втором режиме вычислительное устройство формирует функции 4 хф 4 рз с-н -чх , а в третьем режиме - Функции.Гх и -Гхз,Рассмотрим работу в первом режиме, т.е. в режиме формирования квадратичной и кубической Функций.В этом режиме вычислитепьное устройство реализует следующие соотношения з3 с ,: х , + - 6; +фк х(1. 4) х х - значение аргумента на 1 с-м шаге вычисления;гХ х, Х , - значения квадратичной функции на Е-миЕ-м шагах вычисления;- значения кубичесОкой функции на Е-ми 1-1-м шагах выЪ .числения.После установки в блоке 20 зада-ния аргумента двоичного кода заданного значения аргумента и установкикоммутатором 23 режима работы осуществляется пуск устройства посредством коммутатора 35 блока 22 управления. Переключение коммутатора 35 врежим вычислений обеспечивает поступление сигнала логической единицы свыхода элемента НК 36 на вход управления генератора 34 одиночных импуль;сов, который Формирует из последова 25 тельности импульсов и-го разрядараспределителя 33 импульсов одиночный импульс, поступающий по шине 42.на пятый выход блока 22 управленияи на информационный вход триггера 8,Триггер 8 устанавливается в единичноесостояние, в котором сигнал логической единицы его прямого выхода открывает элементы И 14 - 16 и 26Элемент И 16 подключает информационный вход триггера 7 к второмувыходу блока 22 управления, на котором действует последовательность им"пульсов и-го разряда распределителя33 импульсов. Каждый импульс этойпоследовательности определяет конец .одного шага вычислений. За один шагвычислений содержимое регистра 3сдвига имеет пдвоичных разрядови дополняется триггерами 17 и 19 задержки на такт до и разрядов,В регистре 3 сдвига Формируетсятекущий двоичный код аргумента хсогласно соотношения (1,3).Ц 0Рассмотрим работу регистра 3 сдвига на Е-м шаге вычислений в течение,и тактов, так как предыдущие и все(1 2) последующие шаги вычислений выполняются аналогичным образом. Триггер 7устанавливается в единичное состоя(1.3) . 55 ние в н-м такте 1 с-го вага вычисле-ний импульсом второго выхода блока22 управления. К моменту первого такта следующего 1 с-го шага на выходетриггера 18 задержки на такт формируется сигнал логической единицы, который через элемент ИЛИ 10 поступает на первый вход элемента И 12, закрытого сигналом логического нуля 5 инверсного выхода триггера 7, Возврат триггера 7 в нулевое состояние обеспечивает первый нулевой сигнал в любом разряде, начиная с младшего двоичного кода, который сдвигается с 10 выхода регистра 3 сдвига под действием тактовых импульсов первого выхода блока 22 управления. Например, если рассматривается восьмой шаг (к=8), то с выхода регистра 3 сдвига сдви гается двоичный код 0111 Ь=7). В этом случае триггер 7 сбросится в нулевое состояние нулевым сигналом четвертого разряда двоичного кода, сдвигаемого с выхода регистра 3 сдви га. Возврат триггера 7 в нулевое состояние приводит к формированию на выходе элемента И 12 импульсного сигнала благодаря действию на выходе триггера 18 задержки в течение так та сигнала логической единицы предыдущего состояния триггера 7. В ре - зультате в регистр 3 сдвига через триггеры 17 и 19 задержки вместо двоичного кода 0111 (семь) записывается двоичный код 1000 (восемь), соответствующий номеру текущего шага вычислений 1=8. Таким образом, двоичный код в регистре 5 сдвига на каждом шаге вычислений увеличивается на единицу, и на выходе элемента И 12 формируется последовательный двоичный код, соответствующий текущему номеру шага вычислений или текущему значению аргумента х, 40На выходах триггеров 17 и 19 задержки формируются сдвинутые соответственно на такт и на два такта после довательные двоичные коды текущего значения аргумента, Сумматор б формирует двоичный код величины бх =К =4 х+2 х. Сумматор 5 суммирует двоичный код, сдвигаемый под действием тактовых импульсов первого выхода блока 22 управления с выхода п-разрядного регистра 2 сдвига с величиной бх, а двоичный код результата согласно соотношению (1.2) записывается в регистр 2 сдвига. Так как величинаб Формируемая в регистре 2 сдвига, является четной, то в младшем разряде ее всегда содержится нулевой код. Элемент ИЛИ 9 Формирует двоичный код величины Еб, +1, так как в младший разряд двоичного кода сдвигаемого с выхода регистра 2 сдвигачерез элемент ИЛИ 9 поступает единичный сигнал третьего выхода блока 22 управления в первом такте на каждом шаге вычислений.Сумматор 4 суммирует последовательный двоичный код значения кубической функции на предыдущем шагевычислений, сдвигаемый под действиемтактовых импульсов первого выхода блока 22 управления с выхода и-разрядного регистра 1 сдвига, с последовательным двоичным кодом величины .б, +1, поступающим с выхода элемента ИЛИ 9 через элемент И 14. Последовательный двоичный код текущего значения функции х, формируемый на выходе сумматора 4, сдвигается, начинаяс младшего разряда, в регистр 1 сдвига под действием тактовых импульсов первого выхода блока 22 управления. Одновременно с формированием кубической функции вычислительное устройство реализует квадратичную функцию по соотношению (1.4) следующим обра,зом, После пуска вычислительного уст,ройства и установки триггера 8 вединичное состояние элемент И 26 подключает выход элемента ИЛИ 27 к второму входу сумматора 25. В первом такте первого шага вычислений импульспервого разряда распределителя 33импульсов поступает на третий выходблока 22 управления и через элементыИЛИ 27, И 26 и сумматор 25 записывается в регистр 24 сдвига под действием тактовьй импульсов первого выхода блока 22 управления. На втором и всехпоследующих шагах вычислений на выходе элемента ИЛИ 27 формируется последовательный двоичный код величины 2 х+1. С выхода регистра 3сдвига под деиствием тактовых импульсов первого выхода блока 22 управ- ленин сдвигается, начиная с младших разрядов, последовательный двоичныйкод значения аргумента х, на предыдущем Е-м шаге вычислений, который задерживается на такт триггером 28задержки и поступает на выход элемента ИЛИ 27. В младший разряд последо"вательного двоичного кода 2 х 1, действующего на выходе триггера 28 задержки, записывается импульс, поступающий с третьего выхода блока 22 управления на выход элемента ИЛИ 27.(2.2) Сумматор 25 формирует последователь. ный двоичный код квадратичной функции на текущем шаге вычислений путем суммирования последовательного двоичного кода значения квадратичной функгции х кна предыдущем шаге вычислений, сдвигаемого с выхода регистра 24 сдвига с последовательным двоич - ным кодом 2 х, +1, действующим на выходе элемента ИЛИ 27. Последовательный двоичный код значения квадрагтичнои функции х к на текущем шаге . вычислений сдвигается, нач; ная с младшего разряда, в регистр 24 сдвига под действием тактовых импульсов 15 первого выхода блока 22 управления.Аналогично вычислительное устройство функционирует на всех последующих шагах вычислений до тех пор, пока текущее значение двоичного кода 20 аргумента хк не примет заданное значение х, установленное в блоке 20 задания аргумента. В этом случае срабатывает блок 21 сравнения последовательных иразрядов кодов, который витакте текущего шага вычислений формирует на первом выходе сигнал логической единицы, открывающий элемент И 13. Импульсный сигнал последовательности, действующий на 30 четвертом выходе блока 22 управления, через элемент И 13 сбрасывает триггер 8 в нулевое состояние, в котором элементы И 14 - 16 и 26 блокируются нулевым сигналом прямого выхода триггера 8. М35Двоичный код требуемого значения аргумента фиксируется динамическим способом в цепи циркуляции регистра .3 сдвига через элемент ИЛИ 1 О, элемент И 12, триггеры 17 и 19 задерж ки, а двоичный код результата возведения в куб и квадрат фиксируется соответственно в цепи циркуляции регистра 1 сдвига через сумматор 4 и регистра 24 сдвига через сумматор 25.Во втором режиме устройство работает аналогично, но в регистре 3 сдвига накапливается текущее значение функции чх , в регистре 24 сдвига - функции Чхг, а в регистре 1 5 ф сдвига - текущее значение аргумента, Вычисление производят по алгоритму г 2Ч к2 Ч к-, 1 (2.4)до тех пор, пока не будет достигнутоусловие останова вычислений1 )(2.5)Х)- значения функцииЪ -чх на 1 с-м и 1 с-мшагах вычисленийг гсоответственно;у и у, - значения функцииз ГР-1 х на 1-м и Е - 1-мшагах вычисленийсоответственно.Устройство осуществляет указанное вычисление до тех пор, пока двоичный код текущего значения функции, воз 3веденнои в куб, у не сравнивается или не превышает заданного значения аргумента Х, установленного в блоке 20 задания аргумента. В этом случае на первом или втором выходе блока 21 сравнения формируется сигнал логической единицы, который открывает элемент И 13. Импульсный сигнал четвертого выхода блока 22 управления через элемент И 13 сбрасывает триггер 8 в нулевое состояние, в котором сигнал его прямого выхода блокирует элементы И 14 - 16 и 26. В случае раве -случае равенства у=Х имеем у= .1 х, а в цепи циркуляции регистра 3 сдвига через элемент ИЛИ 10, элемент И 12, триггеры 17 и 19 задержки фиксируется последовательный двоичный код результата извлечения кубического корня из заданного значения аргумента ХЭ установленного в блоке 20 задания аргумента, Одновременно в цепи циркуляции регистра 24 сдвига через сумматор 25 фиксируется двоичный код функции уг= .1 х.Разрядность и регистров 1 - 3 и 24 сдвига выбирается из условий требуемого диапазона представления аргумента и функции, максимальные значения которых не должны превышать величины 2 -1. В каждом шаге вычислений последний и-й такт используется для возврата блока 2 1 сравнения в ис" ходное состояние импульсами, действующими на втором выходе блока 22 управления.В третьем режиме вычислительное устройство работает аналогично вто 411441053рому режиму по алгоритму (2. 1, 2. 2,2. 3 и 2.4), но вычисления продолжаются до тех пор пока двоичный код теку -щего значения квадрата функции у,формируемый в регистре 24 сдвига, 5не сравняется или не превысит заданного значения аргумента х 5, установленного в блоке 20 задания аргумента.В этом случае на первом или второмвыходе блока 21 сравнения формирует Ося сигнал логической единицы, которыйоткрывает элемент И 13. Импульсныйсигнал четвертого выхода блока 22управления через элемент И 13 сбрасывает триггер 8 в нулевое состояние,в котором сигнал его прямого выхода блокирует элементы И 14 - 16 и 26. ПРи Равенстве У =Х, имеем Ук =-1 х и у х.К 3Таким образом, в регистрах 3 и 24 сдвига фиксируются соответственно последовательные двоичные коды функций Гх и -х.Технико-экономическая эффективность изобретения по сравнению с известным устройством заключается в расширении функциональных возможностей путем получения дополнительных функций х, "-х, 1 х и -хз наряду с формированием функций х и -х