Запоминающее устройство с самоконтролем

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 109122 С 11 С 29 ЛЬСТ СПИД АВТОРСИО гис орог лока ругими логичес 11, де- блока входами коммутато ких блоков, перво шифратора одиночн обнаружения днухк ка обнаружения пак ются контрольными ра, выход го элемен х ошибок атных ошибок и блоетпых ошибок являвыходами устройста..Устройство е е с я тем и блок содеророй элемент ы элем чем в одключены к в ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Московский ордена Ленина и ордена Октябрьской Революции энергетический институт(54)(57) 1. ЗЛПОМИНАИЩЕЕ УСТР 011 СТВОС САМОКОНТРОЛЕМ, содержащее накопи-тель, входы которого соединены с выходами первого регистра числа, а выходы - с входами второго регистрачисла, Формирователи сигналов четности, Формирователь сигналов проверочного слова, дешифратор одиночных ошибок, блок обнаружения двухкратныхошибок, блок обнаружения пакетныхошибок и формирователь сигналов кодаХемминга, входы которого являютсяинформационными входами устройстваи соединены с однимииз входов первого формирователя сигналов четности,другие входы которого подключены квыходам формирователя сигналов кодаХемминга, прямые выходы второго регистра числа соединены с входамиФормирователя сигналов проверочногослова и одним из входов второго Формирователя сигналов четности, выходкоторого подключен к одним из входов дешифратора .диночных ошибок,блока обнаружения двухкратных ошибок и блока обнаружения пакетныхошибок, другие входы которых и другие входы второго формирователя сигналов четности соединены свыходами формирователя сигналов проверочного слова, прямые выходы второго регистра числа являются информационными выходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения его надежности за.счет обнаружения трехкратных ошибок, н него введены логические блок;, первый элемент И и коммутатор, одни из входов которого подключены соответственно к вцжодал 1 первого Формирователя сигналов четности и к выходам Формирователя сигналон кода Хемминга, а выходы - к входам первого регистра числа, причсл 1 одни из входов первового элемента И и логи,еских блоков с первого по третий соединены соответственно с выходом второго Формирователя сигналов четности и с выходами формирователя сигналон проверочного слова, а другие входы логических бло-. 1 фщь ков и первого элемента И подключены к контрольному выходу второ ра числа, инверсные выходы и выход третьего логическог единены соответственно по и.1, о т л и ч ачто первый логичесжит группы элементов И1 и элементы 1 ЛИ, приентов И первой группы одам первого. элемен 109 та ИЛИ, выход которого и выходы эле" ментов И вторэй группы соединены с входами второго элемента ИЛИ выход которого подключен к однму из входов второго элемента И, выход которого является выходом блока, а другие входы и вы-оды элементов И групп являются входами блока.3. Устройство .: пд. 1 и 2, о тл и ч а ю щ е е с я в .ем, что второй логический блок соде; третий элемент ИЛИ, третий элемент И, один из входов которого подключен к выходу третьего элемента ИЛИ, входы которого и другие входы третьего элемента И228являются входами блока, выходом которого является выход третьего элемента И. 4, Устройство по пп.1 - 3, О тл и ч а ю щ е е с я тем что третий логиеский блок .одер)ит элемент НЕ и четвертый элемент ИЛИ, выходы которых подключены соответственно к первому и к второму входам четвертого элемента И, выход которого является выходом блока, а третий вход и Входы элемента НЕ и четвертого элемента ИЛИ являются входами блока.20 Изобретение относится к вычислительной технике, в частности к запоминающим устройства.Известно запоминающее устройство с автспомным контролем, содержащее нг;.Опители, схемы формирования проверочного слова, дешифратор одноразряд ньГ Ошибок и схем", обнаружения многоразрядных ошибок 1.1 .1Недостатком известного устройства является невозможность исправления ошибок с разрядностью более одной,Наиболее близким техническим решением к изобретению является запо 15 минающее устройство с автономным контролем, содержащее накопители, входной и выходной регистры числа, формб- , рователь контрольных разрядов кода Хемминга, формирователи проверочного слова, дешифратор одноразрядных ошибок, блок обнаружения двухкратных Ошибок, вхОдные и выходные формирователи четности, блок обнаружения пакетных ошибок, причем информационные Входы входного регистра числа соединены с входньки, а выходы выходного регистра числа - с выходными пипками, одни входы входного формирователя четности подключены к входным30 шинам, другие входы - к выходам формирователей контрольных разрядов кода Хемминга, соединенных контрольными входами входного регистра числа, причем входы формирователей контрольных разрядов соединены с входньии 5 2шинами устройства, входы формирователей проверочного слова соединены свыходами выходного регистра чи ла, авыходы - с Одними Входами дешифратора однократных ошибок и блсками обнаружения двухкратиь".х и паке".пьк ошибок, Другие входы которых подключенык вь 1 ход; выходного формирователя четности Входы выходного формирователячетности соединечы с выходаи выходного регистра числа и Выходами формирователей проверочпого слова г 21Недостатком такого устройстваявляется невозможность исправленияошибок с разрядностью более одной,что снижает его надежность,Цель изобретения - повышение надеяьности устройства за счет обнаружения трехкратных ошибок.Поставленная цель достигается тем,что в запоминающее устройство с самоконтролем, содержащее накоп.тель,входы которого соединены с выходамипервого регистра числа, а выходы - свходами второго регистра числа формирователи сигналов четности, формирователь сигналов провероч,ого слова,Дешифратор Одиночных ошибок, блокобнаружения двухкратньг. ошибок, блокобнаружения пакетных ошибс к и фсрмирователь сигналов кода Хемм -:нгавходы которого являются информационными входами устройства и соединеныс одними из ВходоВ первого фор 1 ирс вателя сигналов четности. друге в:;оды3 1091228 которого подключены к выходам форми- вателя сигналов кода Хемминга, прямые выходы второго регистра числа соединены с входами формирователя сигналов проверочного слова и одним из 5 входов второго рмирователя сигналов четности, выход которого подключен к одним из входов дешифратараОдиночньпс ошибок, блока обнаружениядвухкратных ошибок и блока обнаружения пакетных ошибок, другие входыкоторых и другие входы второго формирователя сигналов четности соединены с выходами формирователя сигналов проверочного слова, прямые выходы второго регистра числа являютсяннформационньпш выходами устройства,введены логические блоки, перьыйэлемент И и коммутатор, одни из входов которого подключены соответствен. 20но к выходам первого формирователясигналов четности и к выходам формирователя сигналов кода Хемминга, авыходы - к входам первого регистрачисла, причем одни из вхацов первогоэлемента И и логичесих блоков с первого по третий соединены соответственно с вьпсодами второго формирователя сигналов четности и с выходамиформирователя сигналов проверочного 30слова, а другие входы логических блоков и первого элемента И подключенык контрольному выходу второго регистра числа, инверсные выходы которогои выход третьегологического блокасоединены соответственно с другиивходами коммутатора, выходы логических блоков, первого элемепта И, дешифратора одиночных ошибок, блокаобнаружения двухкратных ошибок и бло ка обнаружения пакетных ошибок являются контрольными выходами устройства.( выходу третьего элемента 1 Ш 11, входы которого и другие входы третьего элемента Н являются входами блок, выходом которого является выход треть его элемента 11.Третий логический блок содержит элемент НЕ и четвертый элемент ИШ,выходы которых подключены соответственно к первому и кф второму входам четвертога элемента И, выход которого является выходом блока, а третий вход и выходы элемента НЕ и четвертого элемента ИЛИ являются входами блока,На фпг.1 изображена функциональная схема предлагаемого устройства; на фиг.2 и 3 - функцианальныс схемы второго и пе 1 н:,Ога логических блоков соответственно; на фиг.4 - функцпональные схемы третьего логического блока и коммутатора; на фиг.5 - Н-матрица используемого корректирующего кода.Устройство содержит (фиг.11 накопитель 1, информацианпыс входы 2 и выходы 3 соответственно, форьп;рова- тель 4 сигналов када Хемминга, первый формирователь 5 сигналов четности, первый 6 и второй 7 регистра числа, формирователь 8 сигналов проверочного слова, второй формирователь 9 сиги 1 ов четности депп,ратар 10 одиночных ашбак блок1 Обнар 1 лечпя двуккрэтных Ошибок, блок 12 обнаружения пакетных ошибок, первьп"; логический блок 13, первьп 1 элемент И 14, вОрай 15 и третий 16 логические бла" кикоямуетор 17Первый логический блок содержит фиг,2) элементы 1 18, - 8., пер-. вой гругппп, элемента И ".1 - 19 вто рой группы, первый 20 и второй элементы ИЛИ и второй элемент И 22,Второй логический блок содержит ( фиг 3) третий элемент 1 ПИ 23 н третий элемент И 24.Первый логический блок содержит группы элементов И, второй элемент И и элементы ИЛИ, причем выходы элементов И первой группы подключены к входам первого элемента ИЛИ, выход которого и выходы элементов И второй группы соединены с входами второго элемента ИЛИ, выход которого подключен к одному из входов второго элемента И, выход которого является выходом блока, а другие входы и выходы элементов И групп являются входами блока. 55Второй логический блок содержит третий элемент 1 ПИ и третий элемент И, один из входои которого подключен Третий.логическй блок содержитчетвертый элемент 1 ПИ 25, элементНЕ 26 и четвертьп элемент И 27Коммутатор содержит элемент 1 Е 28и группу элементов ИПИ 291 - 290.На фиг.1,2 и 4 обозначены контрольныл выход 30 второго регистра числа,На фиг.5 показана Н-матрица корректирующего кода для сорокаразряднога числа. Цифрами 31-62 обозначеныинформационные разряды числа; С 1 С 6 - контрольные разряды кода Хемминга, образуемые формирователедм сигналов кода Хемминга; С 0 - разряд общейчетности, образуемый,перзым формирователем сигналов четности; Б 1 - Бб" разряды проверочного слова, образуемые Формирователем сигналов прове- . рочного слова; Ю С- разряд общей четности проверочного слова, образуемый вторым формирователем сигналов четности 1 дополните.,нный контрольный разряд 63 считывается с накопителя через выход второго регистра числа. 1 О;схема поключениявходов 2 к входам формирователей 4 и 5, а также выходов формирователей 4 и 5 к входам коммутатора 17 и прямых выходов регистра 7 к входам формирователей 8 и 15 9 определяется Н"матрицей кода (фиг.5)Устройство работает следующим образом.При записи число с входов 2 (фиг 9 поступает на информационные входы 20 коммутатора 17, на вход формирователя 4, формирующего контрольные разряды Хемминга, и на входы формирователя 5, формирующего разряд об" щей четности. Формирование контроль ных разрядов происходит в соответствии с В-матрицей 1 фиг. 5, Контролььые разряды с формирователей 4и 5 поступают на контрольные входыкоммутатора 17 и через регистр 6 поступают в накопитель 1, в дополнительный контрольный разряд которогозаписывается сигнал 0, так какрегистр б устанавливается в состояние "0" перед записью информационныхи контрольных разрядов в накопитель 1,При считывании разряды числа из накопителя 1 поступают на прямые выходырегистра 7, а затем на формирователь 8, формирующий разряды проверочного слова Б 1 - Бб, и на Формирователь 9, формирующий выходной разрядобщей четности О, формирование происходит в соответствии с Н-матрицей.Формирователи 8 и 9 образуют разряды БО - Бб проверочного слова, которые поступают на дешифратор 10, блоки 11 - 1 б, На блоки 13 - 1 б поступает также сигнал дополнительногоконтрольного разряда ( ДКР) с накопителя 1 через выход 30 регистра 7,При возникновении ошибок в накопителе могут быть следующие случаи (см.таблицу),О О м о ЩЩЩ внОЕ ХО фх ц б д о 1 1 О 1 о д о Х д 1 о 1 Р 1 оРОд 1 о 1 Р 1 и д ок 1 ЮаИ 1 а1 1 мйО 1 р щ 1 м 1 О) 1 Я 1 д ма щ м ОЩХ ы ай О Х И о О 63 Х ЦХ О о ох дО ф Щ О 1 О хощ аБ уды Р О О щ х а. О Р,Дл х о од о Щ О ЦмО лС: 3 ЩН ь В оо1Р Щ Р ЩаО Ефд ЛВ 5 ц1091228 1ц ха оО ф ХОБоаооэххЩООх еО 1 ЩИ Ое дЙацхйа ой О ХМ ЩД Ойо цд х що",хЦО х О Х ОхХОЫЯО а 0рдоПфЕ Оа еО О-:Оу . (Омй охоцО Х дд д до ха щхфхХО ОО Ох-хммфххощ аО Х ло охл О ЕоОООо ха-м н що хио Э х 8 х о а Э Б н м оЭ с 4юнЭмХа оИЮ О3 Эо ц Ц о Д я Ф (Ч Ц (б Э х 4 оэ хо Э вЭЦо жО ОЭ В а 3 Х а а 1о 1 оУ)О 1во3 э 1 о Ц о У ЭЕЭ ЮЖ а о оОо 1 О Х Хь х э а а ",Ж 1 1 О 1 И 1 О И Х 1 1ж. оЖг.е 3 оооо охож о жж э х мФ 0 " оч Ц Э3 ц ойодм еф юхо хаодно айхЭохохеЙцх хЭоХ"Е й оаыдоо о х 8 х ад Л 3 аОсобенностью предлагаемого устройства является необходимость режима записи "1" в дополпительный разряд накопителя 1 при наличии сигнала исправления первой разрядной ошибки, а также в перезаписи в инверсном коде считанной инФормации и значений контрольных разрядов по тому же адресу. Такой режим работы для запоминающих микросхем динамической ХОП - памяти называется режимом "Счи тывание - информация - запись". При возникновении первой ошибки в накопителе 1 производится перезапись с инверспых выходов регистра 7 хранимого информационного слова, а в дополнительном разряде при этом записывается сигнал "1", являющийся приз каком хранения инверсного слова, Возможно использование с обычным режимом работы, т,е, в режимах "Запись" и "Считывание", в этом случае пеобВходимо ввести режим Запись для инверсии хранимого слова.Технико-экономическая эбфективность предлагаемого устройства заключается в более высокой надежности посравнению с прототипом.1091228 в Редактор С. Пека Тираж 575 ВНИИПИ Государстве по делам изобр 113035, Москва, Ж го д ений и Раун5 ая,Прое филиал ППП ка 3087/48 Составитель В, Гор Тех ред В, Далек ор ей тент , г.жг11 орректор И.М Подписноентета СССРоткрытийская наб., д,5 Б 5 Х 5 ф 55 52 51 59