Устройство для адресации процессора быстрого преобразования фурье

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ПО НИЕ ИЗОБРЕТЕН ТЕЛЬСТВО У К АВТОРСКОМУ АРСТВЕННЫЙ НОМИТЕТ СССР ЕЛАМ ИЗОБРЕТЕНИЙ И ОГНРЫТИЙ(54)(57) 1. УСТРОЙСТВО ДЛЯ АДРЕСАЦИИПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОЩНИЯФУРЬЕ, содержащее (ш+К) -разрядный;регистр адреса, выходы которого являются выходами устройства, блок .формирования адреса, первая группавходов которого соединена с информационнымк выходами к-разрядного счет-чикаа вторая группа входов блокаформирования адреса подключена квыходу к-разрядного регистра сдвига,выходы которого соединены с информа-ционными входами к-разрядного счетчика, управляющий вход регистра ад реса, первый управляющий вход регист-ра сдвига и управляющий вход блока формирования адреса соединены соответственно с цервым, вторым и третьим выходами блока синхронизации, о т л и ч а ю щ е е с я тем,что, с целью расширений его функциональных возможностей эа счет обработки а мерных процессов и упрощения схемы, в него введен ш-разрядный счет-." чик, вход которого соединен с треть им выходом блока синхронизации, а информационные выходы ш-разрядного,-.:счетчика соединены с первой группой " входов регистра. адреса, вторая груп па входов которого подйлючена к выходам блока формирования адреса, зн ход аго разряда соединен с уцравля ющим входом к-разрядного счетчика управлякиций выход которого подключеа к второму управляющему входу К-раз801040491 А рядного регистра сдвига, а выход ,.к-го разряда регистра сдвига соединен с входом блока синхронизации.2. Устройство по п. 1, о т л ич а ю щ е е с я, тем, что блок синхронизации содержит первый и второй триггеры, генератор одиночного импульса, элемент И, элемент задержки, генератор тактовых импульсов, выход которого соединен с первым входом элемента И, выход которого соединен с первым входом элемента И, выход которого подключен к входу элемента задержки и является первым выходом блока синхронизации, вход установ- ки в нуль первого триггера и вход установки в единицу второго триггера соединены с выходом генератора ,одиночного импульса, выход которого является вторым выходом блока синхронизации, выход элемента задержки соединен со счетным входом первого триггера, выход которого является третьим выходом блока синхронизации, вход установки в нуль второго триггера подключен к входу блока синхронизации, а выход второго триггера соединен с вторым входом элемента И.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что к-разрядный счетчик содержит к пар элементов И, К элементов ИЛИ и К триггеров, выход первого элемента И группы в -ой паре ( = 2, к) соединен с первым входом (1-1)-го элемента ИЛИ.группы, второй вход которого соединен с выходом второго элемента И в (1-1)-ой паре группы, а выход (1-1)-го элемента ИЛИ группы соединен со счетным входом -го триггера группы, выход (1-1)-го триггера группы соединен с первыми входами элементов И в -ой паре группы, выход первого элемента И в первой паре группы соединен со счетным входом первого триггера, а вымод к-го триггера группы соединен с пер1040491 35 40 вым входом к-го элемента ИЛИ группы, второй вход которого подключен к выходу второго ,цемента И Е-ой па" ры группы, а выход К-го элемента ИЛИ группы является управляющим выходом К-разрядного счетчика, вторые входы элементон И группы янляются информационными входами К-разрядного счетчика, причем второй нход первого элемента И во всех парах группы является инверсным входом Х-разрядного счетчика, а первые входы элементов Ипервой пары группы соединены с управляющим входом К-разрядного, счетчика.4, Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок фор 1Изобретение относится к специализированным средствам вычислительной техники и может быть применено в системах цифровой обработки сигналон, н инФормационно-измерительных системах, в устройствах формирования и анализа случайных процессов,Известно устройство адресации процессора быстрого преобразования Фурье, содержащее блок реконфигурации счетчика, выход которого соединен с управляющим входом счетчи,ка, блок выдачи адресов, первый информационный вход которого соединен с ныходом счетчика, а выход - с выходом устройства .в целом, причем вход блока реконфигурации счетчика, первый и второй, счетные входы счетчика и первый управляющий вход блока выдачи адресов соединены соответственно с первым, вторым, третьим и четвертым входами блока, выход счетчика соединен с информационным входом регистра и первым входом группы элементов ИЛИ, выход регистра и выход группы элементов ИЛИ соединены соответственно с вторым и третьим информационными входами блока выдачи адресов, второй и третий управляющие входы которого, управляющий вход регистра и второй вход группы схем ИЛИ соединены соответственно с пятым, шестым, седьмым и первымвходами блока 1 .Недостатком данного устройства является сложность построения и невозможность использования в процессоре с параллельной обработкой ьмерных векторных процессов.Наиболее близким по технической сущности к предлагаемому является устройство адресации процессора быстрого преобразования фурье, сомирования адреса содержит группуэлементов И и группу элементов ИЛИ,состоящих из К элементов каждая,выходы каждого элемента И группысоединены с первыми входами соответстнующих элементов ИЛИ группы, выходы которых являются выходами блокаформирования адреса, вторые входыэлементов ИЛИ группы являются первойгруппой входов блока формированияадреса, первые входы элементов Игруппы образуют вторую группу входон блока формирования адреса, а вторые входы элементовИ группы соединены с управляющим входом блока формированияадреса. гдержащее блок выдачи адреса, вход которого соединен с выходом сумматора и через. блок ныдачи информациис выходом счетчика, представляющего 5 собой двоичный счетчик с логическойсхемой, позволяющей делить его надве части, причем вход сумматора соединен с,выходом блока ввода информации в сумматор, выход блока раз деления счетчика соединен с управляющими входами счетчика и блока ввода информации в сумматор, информационнйй вход которого соединен свыходом счетчика и выходом блока выдачи информации. Синхронизацию работы всего устройства осуществляетблок управляющих импульсов и потенциалов 2 .Недостаток известного устройства -сложность построения: наличие сумматора и двоичного счетчика со специальной логической схемой, позволяющей делить его на две части, атакже невозможность адресации операндов при обработке и -мерных векторных процессов, кроме того, сложность переналадки устройства дляреализации другой разновидности алгоритма быстрого преобразованияФурье, например, прореживания поЗО времени с инверсным или пряьвм упорядочением выходных данных, т.е.малая степень унификации устройства,Таким образом, основными недостатками известных устройств адресации процессора быстрого преобразования Фурье являются малые функциональные воэможности (невозможно использовать устройство в процессоре обработки и. -мерных векторныхпроцессов), сложность структурной реализацйи, малая степень унификации.Цель изобретения - рагшнрение функциональных возможностей за счет обработки о-мерных процессов и упрощение структуры устройства.Поставленная цель достигается тем, что в устройство для адресации процессора быстрого преобразования фурье, содержащее (ш+К)-разрядный регистр адресавыходы которого яв-, ляются выходами устройства, блок: формирования адреса, первая группа входов которого соединена с инфор- мационными выходами К-разрядного, счетчика, а вторая группа входов бпока формирования адреса Подключе-. на к выходу К-разрядного регистра . .сдвига, выходы которого соединены с информационными входами К-разрядного счетчика, управляющий вход регистра, первый управляющий вход регистра сдвига и управляющий входф блока формирования адреса соедине- . ны соответственно с первым, вторим и третьим выходами блока синхронизации, введен ш-разрядный счетчик, вход которого соединен с третьим выходом блока синхронизации, а информационные выходы в-разрядного счетчика соединены с первой группой входов регистра адреса, вторая группа входов которого подключена к выходам блока формирования адреса,выходю-го разряда соединен с управляющим входом К-разрядного счетчика, управляющий выход которого подключен к второму управляющему входу К-разрядного регистра сдвига, а выход К-го разряда регистра сдвига соединен с входом блока синхро низации.Причем блок синхронизации содержит первый и второй триггеры, генератор одиночного импульса, элемент И, элемент задержки, генератор так- товых импульсов, выход которого соединен с первым входом элемента И, выход которого подключен к входуэлемента задержки и является, первЫмвыходом блока синхронизации,. вход . установки в нуль первого трйггера и вход установки в единицу второго триггера соедйнены с выходом, гене, ратора одиночного импульса, выхоД-, которого является вторым выходом,., блока синхронизации, выход эллмента задержки соединен со счетным входбц первого триггера, выход которого яв-,. ляется третьим выходом блока синхронизации, вход установки в нуль второго триггера подключен к входу 4 лока синхронизации, а выход второго триггера соединен с вторым входом" .элемента И.При этом Кразрядный счетчик со держит К пар элементов И, К элементов ИЛИ и К триггеров, выход первого элемента И группы в х-й паре ( Т а в 2, К) соединен с первым входоМ(д)-го элемента ИЛИ группы, второйвход которого соединен с выходомвторого элемента И в (1-1)-ой парегруппы, а выход (-1)-го элемента "ИЛИ группы соединен со счетным входом -го триггера группы, выход(д -1)-го триггера группы соединенс первыми входами элементов И в 1-Апаре группы, выход первого элементаИ в первой паре группы соединен сосчетным входом первого триггера, авыход К-готриггера группы соединенс первым входом К-го элемента ИЛИгруппы, второй вход которого подключен к выходу второго элемента И15 к-ой йары группы, а выход к-го элемента ИЛИ группы является управляющим выходом К-разрядного счетчика,вторые входы элементов И группы являются информационными входами К 2 О .разрядного счетчика, причем второйвход первого элемента И во всех парах группы является инверсным входомК-разрядного счетчика, .а первые входы элементов И первой пары группысоединены с управляющим входом К-разрядного счетчика, причем блок формирования адреса содержит группу элементов И и группу элементов ИЛИ, состоящих из К элементов каждая, выходы каждого элемента И группы соединены с первыми входами соответствующих элементов ИЛИ группы, выходыкоторых являются выходами блока формирования адреса, вторые входы эле-ментов ИЛИ группы являются первой35 группой входов блока формированияадреса, первые входы элементов Игруппы образуют вторую группу входов блока Формирования. адреса, авторые входы элементов И группы со4 единены с управляющим входом блокаФормирования адреса.На фиг. 1 показана структурнаясхема устройства для адресации процессора быстрого преобразования45 .Фурье, на фиг. 2 - структурная схема блока синхронизации; на фиг. 3временные диаграммы, поясняющиепринцип работы блока синхронизации,на Фиг. 4 ю Функциональная схемаК-разрядного первого счетчика, нафиг. 5 - функциональная схема блока.формирования адреса.Устройство адресации процессорабыстрого преобразования фурье содержит (а+К)-разрядный регистр 1 ад 55 реса, блок 2 Формирования адреса,К-разрядный счетчик 3, К-разрядныйрегистр 4 сдвига, блок 5 синхронизации, щ"разрядный счетчик б,Блок 5 синхронизации предназначендля формирования необходимых последовательностей управляющих сигналов,обеспечивающих Функционирование все-,го устройства адресации процессорабыстрого преобразования Фурье. Блок,синхронизации (фиг. 2) содержит ге-,длительности вычисления базовой оде. рации операционным автоматом процес сора быстрого преобразования. Фурье.Согласно алгоритму БПФ на каждой итерации первыми определяются адреса операндов базовой операции компонен ты Х 2, вектора Хт, затем компоненты ,Х, , Х. Поэтому по первому сигналу последовательности ТИ 1 с перво-. го выхода блока 5 синхронизации содержимое ш-разрядного счетчика 6 ю записывается в первые ш старших разрядов регистра 1 адреса, а содержимое Е-разрядного счетчика 3 через группу элементов ИЛИ Т 7 блока 2 формирования адреса передается в после 35 дующие Х разрядов (ш+)-разрядного регистра адреса. При этом определяется адреспервого элемента Х ком- . поненты Х вектора Х в базовой опеТ1рации. Затем формируется первый сигнал последовательности ТИЗ с третьего выхода блока 5 синхронизации на управляющий вход блока 2 формирования адреса и разрешает передачу че-. рез группу элементов И 16 и группу элементов ИЛИ 17 на Е младших инфор мационных входа регистра 1 адреса содержимое к-разрядного счетчика 3 и регистфа 4 сдвига. Далее согласно алгоритму. работы блока 5 синхронизации (Фиг, 3) поступает второй сигнал последовательности ТИ 1 с первого выхода блока 5 синхронизации на управляющий вход регистра 1 адреса, по которому, содержимое ш-разрядногб счетчика 6, м-разрядного счетчика З 5 3 и регистра 4 сдвига записывается в (в+1 с)-разрядный регистр адреса.При этом, как отмечалось выше, в Я-ый разряд регистра 1 адреса на )с - (-1)3 -ой.итерации запишется - 4 О единица так как в этом разряде Е-разрядного счетчика 3 на дайной итерации всегда ноль. Полученныйадрес в регистре 1 адреса определяет втоРой элемент Х 4 р компонентыХ вектора Х в базовой операции. По эадйему фронту данного сигна ла Йоследовательности ТИЗ в ш-разрядный счетчик добавится единица.Далее по следующей паре сигналов последовательности ТИ 1 сигналу по-,. следовательности ТИЗ аналогично описанному выше формируются адреса эле-,ментов Х 21 и Х компоненты Х 2 векто- ра Х , Снова к содержимому ш-разряд"тного счетчика 6 прибавляется единица по заднему фронту сигнала последовательности ТИЗ. Затем аналогичноопределяются адреса элементов Х кХе, компоненты Х вектора Х в базовой операции и т.д. И, наконец, Фор- бО мируются адреса элементов Хи Х 2 компоненты Х вектора Х в базовой операции. По заднему фронту сигнала последовательности ТИЗ с третьего выхода блока 5 синхронизации к содержимому ш-разрядного счетчика б добавляется единица, счетчик переполняется, так как в нем было код 11 1при п = 2 са 22 и пп сигналуипереполнения в-разрядного счетчика .происходит добавление единицы к содержимому Е-разрядного счетчика. ,Далее процесс продолжается аналогич но описанному выше и определяются адреса элементов компонент Х ХХ вектора Х следующих "ба очек" на к - ( 2-1-ой итерацииСигнал переполнения -разрядно 2 о счетчика 3 означает окончание данной итерации. Он поступает на управляющий вход регистра 4 и сдвигает хранящуюся-в нем единицу на один разряд вправо (в сторону младших. разрядов), Далее начинается формирование адресов на следующей итера.ции(к-) аналогично описанному вы ше. После .формирования адресов последней Е-ой итерации по сигналу переполнения с управляющего выхода к-разрядного счетчика 3 производится сдвиг содержимого регистра 4, по сигналу с которого выдвигаемая за пределы регистра единица поступает на вход блока 5 синхронизации и устанавливает в ноль первый триггер 11, что обеспечит нулевой потенциал на входе элемента И 8, а это запре тит формирование последовательностей сигналов ТИ 1 и ТИЗ. Ва этом кончается один цикл работы устройства адресации процессора быстрого преобразования Фурье, и устройство готово к работе с новыми исходными данными,с новым вектором ф. Таким образом, используя данный подход для реализации устройства адресации йроцессора быстрого преобразования фурье, оказывается возможным проводить обработку и-мерных векторных процессов, что особенно важно при построении цифровых систем управления пространственно-многомерными случайными вибрациями, при этом возможно построение матричных процессоров обработки и-мерных векторных процессов."Кроме того, устройство отличает простота технической реализации (от-. сутствие сумматора, счетчика со специальной разделительной схемой),1040491 Составитеюр А. ВаранКовальчук Техред М. Кузьма тор Ю, Макаренко ак ПодписноСССР К П "Патент и 6930/53 ВНИИПИ Госуда по делам и 113035, Москва, Тираж 706ственного комитетаобретений.и открытийЖ, Рауаская наб. д. 4/5ЮЮЮЮЮЮЮг. Ужгород, ул, Проектная