Цифровой преобразователь координат

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советск нкСоциалистическиеРеспублнн(51)М. Кл. 606 Р 7/548 с присоединением заявки М тввяРРставкй квинтет ИВР ав аваай взебретевкй я фтермтвй(72) Авторы изобретения аратовский политехнический ннстит институт "Сапф(54) БИфРОВОЙ ПРЕОБРАЗОВАТЕЛЬ Н Изобретение отнЬычислительной теиспользовано д.и пругольных и полярнь сится к ц хнике и мо еобр азова сс коорднн я прям 15 икла ментов дей от вого иие ус чИзвестно устройство, реализующее ,алгоритм Волдера, содержащее сумматоры, сдвигаюшие регистры, ПЗУконстант и блок управления 11.Недостатком данного устройства является относительно низкое быстродействие.Наиболее близким по технической сущности к изобретению является устройство для вычисления значений координат вектора 21.Недостатком известного устройства . является относительно низкое быстродействие, а также деформация длины вектора в результате его поворота, для компенсации которой возникает необходимость в проведении второго ц . преобразования, что снижает быстро ств тройства. Бель изыстродействия устрПоставленная цель достигается тем, что в цифровой преобразователй коорди-нат, содержащий первый и второй регистры, первый и второй коммутаторы блок постоянной памяти, первый и второй сумматорывычитатели и блок управления, причем выход первого сумматоравычитателя соединен с первым выходом устройства и входом первого регистра, выход второго сумматора-вычитателя соединен с вторым выходом устройства и входом второго регистра, дополнительно введены третий регистр, первая и вторая группы элементов И, третий коммутатор, дещифратор, распределитель, элемент ИЛИ-НЕ, причем разрядные выходы первого и второго регистра соединены с входами первых групп первого и второго коммутаторов и с входами элеНЕ первой и второй группы совенно, входы вторых групп первторого коммутаторов соединеныЭ 9437 1с выходами элементов НЕ первой и второй групп соответственно, выходы первого и второго коммутаторов соединенысоответственно с первым и вторым входами групп третьего коммутатора, выходкоторого соединен с входом дешифратора,выходы которого соединены с соответствующими входами горизонтальных шин блока постоянной памяти, первый и второйвыходы которого соединены с входами соОответственно первой и второй группэлементов И, первые выходы которыхсоединены с первыми входами соответственно первого и второго сумматороввычитателей, вторые входы которых соединены с вторыми выходами соответственно второй и первой групп элементов И,управляющие входы которых соединены спервым выходом блока управления, второйвыход которого соединен с управляющими входами первого и второго сумматоров-вычитателей, третий выход блокауправления соединен с управляющим.входом распределителя, выходы которогосоединены с соответствующимивходамивертикальных шин блока постоянной памяти и входами элемента ИЛИ-НЕ, выходкоторого соединен с первым входом блокауправления, второй вход которого соединен с первым входом элемента ИЛИ-НЕтретий вход блока управления соединенс выходом знакового разряда первогорегистра и с управляющим входом первого коммутатора, четвертый вход блокауправления соединен с выходом знаковогоразряда второго регистра и управляющимвходом второго коммутатора, управляющий вход третьего коммутатора соединенс первым выходом блока управления, причем блок управления содержит первый,второй, третий и четвертый триггеры,полусумматор, первый и второй элементыИЛИ, первый и второй элементы И, синхро:генератор, распределитель импульсов,коммутатор и элемент НЕ, причем первыйвход первого элемента ИЛИ соединен спервым входом блока управления, второйвход которого соединен с первым входомраспределителя импульсов и первымивходами первого и второго элементов И,вторые входы которых соединены сост Оветственно с выходами первого и второготриггеров, входы которых соединены соответственно с третьим и четвертым входами блока управления, первый выход распределителя импульсов соединен с установочными входами первого, второго,третьего и четвертого триггеров, выходкоммутатора соединен с первым выхо 5 4дом устройства, второй выход которого соединен с выходами первого и второго элементов И, выходом третьего триггера и первым входом коммутатора, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с третьим входом коммутатора, выходом синлрогенератора и вторым входом распределителя импульсов, второй выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом полусумматора, первый и второй входы которого соединены соответственно с третьим и четвертым входами блока управления, третий выход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом четвертого триггера, вход которого соединен с входом элемента НЕ, выход второго элемента ИЛИ соединен с входом четвертого триггера.На фиг. 1 приведена структурная схема устройства: на фиг. 2 - диаграмма приведения вектора к первому квадрату; на фиг. 3 - структурная схема устрой- ства управления.Устройство (фиг. 1) содержит регистры 1,2 и 3, элементы НЕ 4 и 5, коммутаторы 6,7 и 8, группы элементов И 9 и 10, дешифратор 11, блок постоянной памяти 12, распределитель 13, элемент ИЛИ-НЕ 14, сумматоры-вычитатели 15 и 16 и блок ущевления 17. Структурная схема (фиг. 3) блока управления 17 содержит триггеры 18, 19,20 и 21 со счетными входами полусумматора 22, элементы ИЛИ 23 и.24, И 25 и 26, синхрогенератор 27, распределитель импульсов 28, коммутатор 29, элемент НЕ 30.Принцип функционирования устройства основан на реализации выражений:ХХСОВ ОС - У ЕОбУСОВ+Х ЬОс использованием постоянной памяти, в которой записаны значения С соево" С 60 О 6, где С - значение координаты Х или У;. Ф - признак приформирования (по некоторому адресу постоянной памяти записано слово двойной разрядности, первые О разрядов которого определяют значение Ссозе , а вторыеразрядов - С 51 й ОО,); О" - значение угла, соот -ветствующее-му разряду кода угла 8 . При кодировании угла в диапазоне от 0- и/2, ос 2 ь/2, ( = 1,2 и.9437 Хо= Х СОУС " 811 оочо: Ы оСЬоС 5Блок постоянной памяти 12 можно представить в виде прямоугольной матрицы, имеющей 2" горизонтальных шин (соответствующих всевозможным значениям координат Х или У) и П вертикаль- % ных шин (соответствующих разрядам кода угла М ). На пересечении-ой горизонтальной и-ой вертикальной шин записано слово двойной разрядности, например Х совосф Х ьоос. 16Устройство работает следующим образом.Начальное состояние блока управления 17 характеризуется установкой сигналом с первого выхода распределителя импульсов 28 в нулевые положения триггеров 18, 19,20 и 21. Координаты Х, У и угол Ы,-эасылаются в регистры 1,2 и 3 соответственно, функционирование устройства осуществляется по тактам, каждый из которых состоит из двух полутактов. В первом полутакте координата Х через коммутатор 8 подается на вход дешифратора 11, который дешифрует значение Х в одну из горизонтальных шин матрицы блока постоянной памяти 12, при этом на нулевую вертикальную шину распределитель 13 подключает нулевой разряд регистра 3. С выхода блока постоянной памяти 12 слагаемые Х собес и Х Ь(пой через группы элементов И 9 и 10 поступают соответственно в сумматорывычитатели 15 и 16, где эти слагаемые записываются. Во втором полутакте под воздействием сигналов из блока управления 17 коммутатор 8 и группы элементов И 9 и 10 переключаются во вторые положения, при этом на вход дешифратора 11 поступает теперь координата У, а распределитель 13 продолжает оставаться в том же положении, что и в первом,полутакте. С выхода блока постоянной памяти 12 слагаемые У"сОЬО и У эпкочерез вторые выходы групп элементов И 9 и 10 поступают на входы второго и первого сумматороввычитателей 16 и 15, которые при этом устанавливаются в соответствующие режимы суммирования или вычитания сигналом с триггера 20 блока уравления 17.После завершения процессов алгебраического суммирования в сумматорахвычитателях 15 и 16 в них сформируются значения Хо и Уо равные%5 которые переписываются в регистры 1 иеоответственно, а сумматоры-вычитатели 15 и 16 обнуляются.Следующий такт проходит аналогично предыдущему, причем распределитель 13 подключает к первой вертикальной шине блока постоянной памяти 12 первый разряд регистра 3. Здесь следует заметить, что в случае подключения распределителем 13 разряда, имеющего нулевое значение, поворот вектора в данном такте нулевой, поэтому необходимо оразу же переходить к обработке следующего разряда регистра 3. Это осуществляется автоматически с помощью логического элемента ИЛИ-НЕ 14, на выхо ды которого поступают все выходы распределителя 13. Если подключаемый раз ряд имеет нулевое значение (неподключенные выходы распределителя имеют нулевые значения), то на выходе элемента ИЛИ-НЕ 14 возникает единичный сигнал, поступающий через элемент ИЛИ 23 блока ущавления 17 на управля ющий вход распределителя 13, осуществляя его переключение (сдвиг) на следующий разряд регистра 3. Данная организация обработки разрядов кода угла Кпозволяет сократить общее количество тактов преобразования. Учитывая, что количество единиц н нулей в коде статистически равно друг другу, время щеобразования сокращается в среднем вдВоее-Таким образом, в некотором такте, когда обработан последний разряд регистра 3, в сумматора-вычитателях 15 к 16 сформированы координаты повернутога. вектора Х, У.Итак описан процесс преобразования координат, когда все исходные данные Х, У и о представлены прямыми кодами, т. е, преобразование осуществляется только в первом квадранте. При расширении зоны преобразования на всю координаз- . ную плоскость исходные данные могут быть представлены квк в прямом, так и в дополнительном кодах. Однако так как в блоке постоянной памяти записаны только положительные значения, то на .вход дещифрвтора 11 следует подавать коды только в пряМой форме, т.е. все преобразования необходимо переводить в первый квадрант, Для этого знаковые разряды регистров 1 и 2 управляют коммутаторами 6 и 7 при единичном значении знака (дополнительный код), коммутатор устанавливается в положение, при9 .9437Тогда код-о"можно представить в виде (1) 5," 3, те. знаковый разряд осуществляют отрицательный поворот, а значащие - положительный.Поясним назначение некоторых элементов блока управления 17 триггер 21 является делителем частоты синхрогенератора 27 в отношении 1:2. Если каждый импульс синхрогенератора 27 определяет длительность полутакта, то импульс 10 с выхода триггера 2 1 через элемент ИЛИ 23 осуществляет переключение распределителя 13 через такт. Анализируя порядок работы сумматоров-вычитателей 15 и 16 в течение одного такта, можно 1 з заметить, что во время первого полу- такта первые слагаемые записываются в сумматоры-вычитатели (или суммируются с нулевым значением), что требует времени, равного времени срабатывания 2 о одного триггера. Во втором же полу- такте в сумматорах-вычитателях осу-: ществляются алгебраические действия, время выполнения которых уже значительно. При смене направления поворота вектора в выражении (1) знаки изменятся на противоположные и если не изменить порядка ввода слагаемых в сумматоры-вычитатели 15 и 16, то в. первом полутакте надо вводить Х Соьо и -Хквак, т.е. величину Х беа. после ввода необходимо перевести в дополнительный код, время выполнения которого равно времени суммирования. Тогда в одном такте выполняются два последователь 35 ных суммирования, что увеличивает об щее время преобразования, поэтому при смене направления поворота вектора необходимо изменять на обратный и порядок ввода слагаемых. Например, если46 вначале вводятся первыми значения Х со%оси Х ь 4 П Ж, то после смены направления поворота следует первыми :вводить значения У сово и У эйдос, Ука.-занный порядок ввода реализуется блоком управления 17, в котором сигнал с45 триггера 20 режима работы сумматороввычитателей 15 и 16 управляет с помощью коммутатора 29 прохождением.прямых или инвертируемых элементом НЕ 30 импульсов, что и определяет порядок коммутации коммутатора 8 и ключей 9 и 10.Эффективность изобретения заключается в повышении быстродействия вычислений эа счет сокращения времени преобразования цифрового преобразователя ко-. ординат, которое определяется из следующих соображений. В течение одного так 10та производится считывание из блока постоянной памяти 12 первый слагаемых, которые записываются в сумматорывычитатели 15 и 16, затем считываются вторые слагаемые и суммируются с содержимым сумматоров-.вычитателей 15 и 16. Время выполнения такта равнот . 2 с+З +см Количество тактов определяется разрядностью кода угла К , но исходя из того, что при нулевом значении разряда такт, соответствующий этому разряду, пропускается, а количество нулей и единиц в в коде статистически равно, то в среднем выполняется 11 /2 тактов. Время преобразования в этом случае равно= к "Для простоты сравнения быстродействия предлагаемого устройства с аналогичными устройствами представим время преобразования в микротоках, длительность которого соответствует времени сумматора. Тогда 1 с =1 о,п= 1, а 1 см ="Время преобразования цифрового преобразователя в микротактах составляетдрм =(ЬЗ) /2.Форм ула изобретения1. Цифровой преобразователь координат, содержащий первый и второй регистры, первый и второй коммутаторы, блок постоянной памяти, первый и второй сумматоры-вычитатели и блок упрйвления, причем выход первого сумматора-вычитателя соединен с первым выходом устройства и входом первого регистра, выход второго сумматора-вычитателя соединен с вторым выходом устройства и входом второго регистра, о т.л и ч а ю щ и й - с я тем, что, с целью повышения быстродействия, устройство содержит третий регистр, первую и вторую группы элементов И,.третий коммутатор, дешифратор, распределитель, элемент ИЛИ-НЕ, причем разрядные выходы первого и второго регистра соединены с входами первый групп первого и второго коммутаторов и с входами элементов НЕ первой и второй группы соответственно, входы вторых групп первого и второго коммутаторов соединены с выходами элементов НЕ первой и второй групп соответственно, выходы первого и второго коммутатороввого элемента ИЛИ соединен с первым входом блока управления, второй вход которого соединен с первым входом распределителя импульсов и первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с выходами первого и второго триггеров, входы которых соединенысоответственно с третьим и четвертым входами блока управления, первый выходраспределителя, импульсов соединен с установочными входами первого, второго, третьего и четвертого триггеров,выход коммутатора соединен с первымвыходом устройства, второй выход ко- .торого соединен с вьходами первого ивторого элементов И, выходом третьеготриггера и первым входом коммутатора,второй вход которого соединен с выховыходом синхрогенератора и вторымвходом распределителя импульсов, второй выход которого соединен с первымвходом второго элемента ИЛИ, второйвход которого соединен с выходом полусумматора, первый и второй входы которого соединены соответственно с третьими четвертым входами блока управления,третий выход которого. соединен с выходом первого элемента ИЛИ, второй входкоторого соединен с выходом четвертого триггера, вход которого соединен свходом элемента НЕ выход второго элемента ИЛИ соединен с входом четвертого триггера.Источники информации,принятые во внимание при экспертизе1. Байков В. Д., Смолов В. Б. Ацпаратурная реализация элементарных функций в ЦВМ. Л., 1975. с. 71, рис. За.2. Авторское свидетельство СССРс 591860, кл. Я 06 Р 15/20, 1978.(прототип),11 943715 12соединены соответственно с первым ивторым входами групп третьего коммутатора, выход которого соединен с входом дешифратора, выходы которого соединены с первой группой входов блокапостоянной памяти, первый и второй выходы которого соединены с входами соответственно первой и второй групп элементов И, щрвые,.выходы которых соединены с первыми входами соответственно первого и второго сумматоров-вычитателей, вторые входы которых соединеныс вторыми выходами соответственно второй и первой групп элементов И, управляющие входы которых соединены с пер звым выходом блока управления, второйвыход которого соединен с управляющимивходами первого и второго сумматороввычитателей, третий выход блока управления соединен с управляющим входом щ дом элемента НЕ, вход которого соераспределителя, выходы которого соеди-динен с третьим входом коммутатора,иены с второй группой входов блока постоянной памяти и входами элементаИЛИ-НЕ, выход которого соединен с первым входом блока управления, второй двход которого соединен с первым входомэлемента ИЛИ-НЕ, третий вход блокауправления соединен с выходом знакового разряда первого регистра и с управляющим входом первого коммутатора,четвертый вход блока управления соединен с. выходом знакового разряда второго регистра и управляющим входомвторого коммутатора, управляющий входтретьего коммутатора соединен с первым35выходом блока управления.2, Устройство по п, 1, о т л и ч аю щ е е с я тем, что блок управлениясодержит первый, второй, третий и четвертый триггеры, полусумматор, первыйи второй элементы ИЛИ,. первый и вто. рой элементы И, синхрогенератор, распределитель импульсов, коммутатор иэлемент НЕ, причем первый вход пер943715 ХЮ Составитель В, Венцеледактор М. Дылын Техред Л,Ач тор У. Пономаренко филиал ППП Патент", г. Ужгород, ул. Проект 13 в 1/56 Тираж 731 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж 35, Раушская наб., д. 4/5