Устройство для цифрового регулирования скорости

О П И С А Н И Е 374580ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советскик Социалистическиз Республикаявлен ением заявки М присо Приоритет омитет по аелам обретений и открытДК 681.335,87(0 публиковано 20.111.1973, Бюллетень М ата опубликования описания ЗО.Ч.197 при Совете тлинистро СССРвтор обретен новалюк Заявитель ЦИФРОВОГО РЕГУЛИРОВАНИЯ СКОРОСТ УСТРОЙСТВО точиостиого диа 1 оит и льсног Изобретение относится к системам автоматического регулирования и может быть использовано в системах точной стабилизации скорости.Известные цифровые интегральные регуляторы скорости, содержащие сравнивающее устройство, устройство задания скорости, импульсный датчик скорости и устройство управления, характеризуются относительно невысокой скоростью при интегральном Зако не регулирования и относительно узким диапазоном отклонений,Цель изобретения - увеличениеустройства и расширение динамическпазона его работы. 5Для этого предлагаемое устройство содержит схему блокировки, первый вход которой соединен с выходом импульсного датчика скорости, вторые входы - с выходами переполнения схемы сравнения, первый выход 20 схемы блокировки связан с входом вычитания схемы сравнения, второй выход - с входом сложения схемы сравнения, а третьи выходы схемы блокировки подключены к входам блока задания скорости. 25Для увеличения быстродействия устройства схема сравнения содержит интегратор, к счетному входу триггеоа мантиссы т-ого разряда которого через первую линию задержки присоединен выход первой схемы ИЛИ, 30 первый вход которой соединен с выходом первой схемы совпадения т - 1)-ого разряда и с первым входом второй схемы совпадения, второй вход которой связан с первым выходом триггера мантиссы, а выход через вторую схему ИЛИ соединен с первым входом первой схемы совпадения, второй вход которой соединен с шиной сложения, второй вход первой схемы ИЛИ соединен с выходом третьей схемы совпадения (т - 1)-ого разряда и с первым входом третьей схемы совпадения, второй вход которой соединен со вторым выходом триггера мантиссы, первый выход которого соединен с первым входом четвертой схемы совпадения, второй вход которой соединении с входной шиной 1-ого разряда интегратора а выход четвертой схемы совпадения через вторую линию задержки и вторую схему ИЛИ соединен с первым входом второй схемы совпадения.На фиг. 1 представлена блокчсхема предла,- гаемого устройства. для цифрового регулирования скорости,; на фиг. 2 - блок;схема сравнивающего устройства (без преобразователя в напряжение); на фиг. 3 - блок-схема устройства управления; на фиг. 4 - блок-схема устройства задания скорости.Цифровой регулятор скорости сост з сравнивающего устройства 1, импу о3датчика 2 скорости, устройств управления 3и задания скорости 4.Сравнивающее устройство, содержит интегратор 5, суммирующие, входы которого связа,- ны с входными вентилями 6, а выходы - свыходными вентилями 7, регистр 8, соединенный своими, входами с вентилями, 7, а выходами - с ревераивным преобразователем 9двоичного кода в напряжение.Устройство управления содержит кварцевый генератор 10, связанный с делителем 11частоты, а также подключенный к нему распределитель 12 импульсов и схему 13 блокировки,Устройство, задания скорости состоит из декадных переключателей 14 - 16 и преобразователя кода на дешифраторах 17 - 19.Шина 20 связывает схему 13 блокировки сдатчиком 2, шины 21 - 26 соединены с выходами распределителя 12 импульсов, а шины27 - 32 - с выходами переполнения интегратора 5. Выходы схемы блокировки связанышинами 33 - 35 с входными вентилями 6, шинами вычитания 36 и сложения 37, с интегратором, и шинной 38 с выходными вентилями 7.Входные вентили соединены с интеграторомвходными шинами 39 - 47. Выходная шина 48реверсивного преобразователя кода в напряжение является выходом регулятора скорости.Интегратор 5 сравнивающего, устройства(см. фиг. 2) состоит из триггеров 49 - 58 мантиссы и знакового триггера 59, а также логических элементов:,схем ИЛИ 60 и 61, схем62 - 65 совпадения, осуществляющих логическую функцию И, и элементов 66 и 67 временной задержки. (На чертежах импульсныевходы элементов обозначены стрелками, а потенциальные стрелок не имеют).Шина 68 сброса предназначена для установки триггеров в нуль,Выходные вентили состоят из схем 69,совпадения прямого кода, схем 70 совпаденияобратного кода и схем ИЛИ 71.Регистр содержит триггеры, 72 - 79 мангиссы (с раздельными входами) и знаковыйтриггер 80.Распределитель 12 имлульсов устройствауправления содержит пять элементов 81 вре,менной задержки, соединенных шинами сосхемой 13 блокировки. В схему блокировкивходят потенциальные схемы 82 и, 83 совпадения, схемы ИЛИ 84 - 87, потенциальноимпульсные, схемы 88 - 94 совпадения, элемент 95 временной задержки инверторыНЕ 96 и 97 и триггеры 98 и 99.Входные вентили 6 (см. фиг. 4),содержатпотенциально-импульсные схемы 100, 101 и102 аовпадения, служащие для ввода в интегратор двоичного кода от младшегосреднегои старшего разрядов десятичного кода соответственно, а также схемы ИЛИ 103,Устройство работает следующим образом.На декадных переключателях 14 - 16 оператором набирается десятичный код, выражающий расстояние, например, в миллиметрах, которое должен пройти объект, двигаясь с постоянной заданной скоростью, за единицу времени Т. С помощью дешифр аторов 5 17 - 19 каждый разряд десятичного кода преобразуется в параллельный двоичный код, который по командам с шин 33 - 35 периодически, через строго, равные промежутки времени Т, называемые временем цикла, после довательно вводят через вентили 6 на суммирующие,входные шииты 39 - 47 интегратора 5.В то же, время импульсный датчик 2 скорости преобразует подлежащую регулированию текущую скорость объекта в частоту следо ванадия импульсов унитарного кода. Эти импульсы по шине 20 подаются в схему блокировки и далее по шине 36 вычитания - на вычитающий вход интегратора. Общее число импульсов, поступивших с датчика скорости, 20 с точностью до одного импульса соответствует истинному расстоянию, пройденному объектом за контролируемое время, так что в интеграторе к концу п-ого цикла (и - номер цикла) накапливается результат, равный 25 разности действительно пройденного объектом расстояния, выраженного целым числом импулысов датчика скорости, и расстояния, которое ему необходимо пройти за то же время пТ, двигаясь с постояиной заданной 50 скоростью. где ф(пТ) - отклонение фактически пройденного объектом расстояния отзаданной, к моменту пТ дистанции, выраженное в числовойформе;- текущий номер цикла;40Гз - заданная частота импульсногодатчика, соответствующая за- данной скорости;ЯТ) - частота импульсного датчикаскорости, характеризующая текущую скорость объекта регулирования.Этот результат представляет собой, такимобразом, интеграл от ошибки в скорости (от 50 рассогласования) и выводится через вентили7 в предварительно погашенный регистр 8 подачей команды по шине 22 от распределителя 12 импульсов. Из регистра параллельный двоичный код интеграла рассогласова ния непрерывно поступает на реверсивныйпреобразователь 9 двоичного кода. в напряжение. Результат в виде напряжения по, шине 48 выдается в систему регулирования.Точность работы регулятора определястся 60 главным образом точностью задания временицикла Т и его стабильностью, так как устройство 4 задания скорости принципиально не обладает погрешностью, а датчик 2 может иметь погрешность пренебрежимо малую и 65 только в пределах одного его оборота.торе представлены двоичньгм кодом с фиксированной запятой, отделяющей знаковый разряд от мантиссы, и снимаются с незаштрихованных половин триггеров 49 - 59, а отрицательные числа - обратимым кодом, причем положительному числу соответствует нуль взнаковом разряде, а отрицательному - единица.Цикл начинается подачей команды 1 пошине 21, при этом триггеры 72 - 80 регистраустанавливаются в О, а интегратор переводится в режим суммирования. Одновременнопрекращается подача импульсов датчика 2на вьгчитающий вход интегратора и подачаразрешающего потенциала по шине 87 сложения, полготавливающей потенциально-импульсные схемы б 4 совпадения к пропусканию импульсов. Сигнал команды 11, поступающий по шине 22, в случае, если триггер знака интегратора Б 9 находится в состоянии О,пооходит через схему б 9 совпадения знакового разряда, входящую в состав схемы выходных вентилей 8, и, переводит знаковый триггер 80 в соответствующее состояние О. Одновременно импульс со схемы б 9 совпаденияопрашивает все схемы б 9, соединенные с выходами тоиггеров 49 - бб мантиссы, Еслитриггер б 9 находится в состоянии 1, токоманда 11 поступает на схемы 70 совпадения, соединенные с выхолами триггеров 49 -бб мантиссы, с тем, чтобы преобразовать обратный код отрицательного числа в прямой,так как для преобразователя двоичного кодав напряжение необходимо, чтобы мантиссы4 О отрицательных чисел были представленыпрямым колом. Таким образом, импульсы свьгхолов схем б 9 или 70, проходя через схемыИЛИ 71 на входы триггеров 72 - 80 регистра 8 переносят число из интегратора в ре 45 гистр, В случае переполнения выхолной разрядной сетки интегратора синхоонно с командой 1 по шине 88 посылается импульс переполнения, поступающий параллельно черезсхемы 77 во все триггеры мантиссы регистра 8, переводя триггеры 72 - 79 в состояние1, что соответствует максимальному выхолному напряжению преобразователя 9.Командами 111, Ч и У через входные шины 89 - 47 интегратора последовательно вводятся параллельным кодом слагаемые, имеющие, положительный знак, которые добавляются к числу, оставшемуся в интеграторе отпредыдущего цикла вычислений.Работа интегратора в режиме суммирования иллюстрируется на примере сложениядвух чисел 1,1111001110 и 0,0001011010, первое из которых осталось в интеграторе, отпредыдущего цикла, а второе подается поши,нам 89 47,65 В момент подачи второго слагаемого на Устройство управления задает цикл работы регулятора и координирует действие различных его узлов, Время цикла задается стабильным кварцевым генератором 10, частота которого уменьшается делителем частоты до1необходимой величины о= - . Импульсы стделителя частоты периодически через время Т поступают в распределитель 12 имнульсов, причем каждый импульс с делителя П запускает серию команд, подаваемых с выходных шин 21 - 2 б распределителя в соответствующие узлы, регулятора. Последовательность и назначение команд в каждом цикле следующие:команда(шина 21) - перевод интегратора из режима вы гитания в режим суммирования, сброс регистра в нуль;команда П (шина 22) - ввод в регистр двоичного кода результата из интегратора; команда П (шина 28) - ввод в интегратор двоичного числа, соответствующего первому (старшему) разряду заданного десятичного кода;команда 1 Ч (шина 27) - ввод в интегратор двоичного числа, соответствующего второму разряду заданного десятичного кода,;команда Ъ (шина 2 б) - ввод в интегратор двоичного числа, соответствующего третьему (младшему) разряду заданного десятичного кода;команда Ч 1 (шина 2 б) - перевод интегратора из режима суммирования в режим вычитания,Входящая в состав устройства 8 управления схема 18 блокировки по команде 1 прекращает поступление импульсов от датчика 2 через шину 8 б вычитания на вычитающий вход интегратора Б; по шине 87 сложения выдает потенциал, переводящий интегратор в режим суммирования чисел входньгх шин 89 - 47, по шинам 88 - 8 б выдает команды 11, 1 У и Ч, а затем по команде Ч вновь переводит интегратор в режим вычитания подачей ,нулевого потенциала через шину 87 сложения и восстанавливает прохождение импульсов от датчика 2 по шине 8 б вычитания. Если, за время между командами 1 и Ч 1 с датчика 2 поступает импульс, он запоминается и затем выдается в шину 8 б вычитания с некотомй задержкой относительно команды Ч 1. При переполнении выходной, разрядной сетки интегратора с шин 27 - 82 в схему Л поступает такая комбинация потенциалов, при которой в шину 88 в момент прохождения команды подается импульс, переводящий все триггеры мантиссы регистра в состояние 1, что соответствует максимальному напряжению с выхода преобразователя 9. На время существованиия переполнения в зависимости от его знака прекращается подача импульсов или по шине 8 б вычитания (при скорости объекта, больше заданной) или по шинам 88 - 85 (при скорости объекта, меньше заданной).Интегратор б (см. фиг. 2) представляет собой комбинацию параллельного двоичного накапливающего сумматора со сквозным переносом и двоичного,вычитающего счетчика, также обеспечивающего сквозной перенос единицы. Положительные числа в интегра 374580входы схем ИЛИ бО, входящих в состав второго, четвертого, пятого и седьмого разрядов интегратора, с шин 40, 42, 43 и 45 поступают импульсы, которые запускают элементы бб задержки соответствующих разрядов (время задержки т выбирают несколько ббльшим времени срабатывания триггеров). Одновременно импульсами с входных шин интегратора опр ашиваются, схемы б 5 совпадения, управляемые потенциалами с триггеров мантиссы. С выходов схем б 5 совпадения второго, четвертого и седьмого, разрядов снимаются импульсы переноса в старшие разряды. Эти импульсы подаются на элементы б 7 задержки, где время задержки т)1,5 т.По истечении времени т импульсы с соответствующих элементов бб, представляющие втопое слагаемое, поступают на счетные входы триггеров мантиссы, образуя промежуточный результат. Спустя, время т 2 импчльсы переноса ппоходят через схемы ИЛИ б 1 и схемы б 4 совпадения, предварительно открытые разрешающим потенциалом по шине 37 сложения а затем расппостраняются по цепям сквозного пепеноса. (чепез схемы б 3 совпадения, собирательные схемы б 1 и схемы б 4 совпадения) во все ближайшие старшие пазряды, находяшиеся в состоянии 1, и, в пепвый следующий за нимя разпяд, находящийся в состоянии О, через схемы ИЛИ бО и элементы бб задепжки. Так, импульс переноса из второго разпяда ппоходит в третий и четвептый разпяды, из четвертого разряда. в пятый и шестой пазряды, из седьмого разря.- да - в восьмой, девятый, десятый, в знаковый разряд, а также по цени, кругового пепе- носа - в первый пазпяд. Поразрядное добвлевие единиц пепеноса к промежуточному пезультату дает окончательный результат суммипования,По окончании суммирования устройство уппавления переводит интегратор в режим вычитания подачей запрещающего потенциа. ла О на схемы, б 4 совпадения, разрывая цепи, переноса, причем поступление импульсов от датчика скорости на щину 3 б вычитания возобновляетсяРпемя между командами 1 - ч 1 выбирается меньшим минимального периода следования импульсов датчика скорости. С шины 3 б вычитания импульсы подаются на схему б 2 совпадения, уппавляемую потенциалом с выхода тпиггера 49, в одновпеменно через схему ИЛИ бО - на элемент бб задержки первого пазряда и через впемя т приходят на счетный вход триггера 49, поочередно опрокидывая его или в О, или в 1. Те импульсы, котопым предшествует состояние О триггера 49, проходят через схему б 2 совпадения на вход второго разряда, действие других разрядов аналогично действию первого. Когда к конау очередного 1-ого цикла на триггерах 49 - 59 оказывается зафиксированным пезчльтат, относящийся к моменту времени 1=Т, вновь подается серия команд, в результате чего новый результат 5 10 15 20 25 30 35 40 45 50 55 60 65 Цф(Т) поступает в регистр 8, предварительно очищенный подачей команды 1 через шину 21, где запоминается на время следующего цикла,Устройство управления работает следующим образом,Командой 1 по шине 21 триггеры 98 и 99 опрокидываются в состояние О. При этом запирается схема 90 совпадения, прекращая прохождение импульсов с датчика 2 через схемы ИЛИ 87 и открытую схему И 91 в шину 3 б вычитания и далее на вычитающий вход интеграгора. На шине 37 сложения появляется потенциал, необходимый для перевода интегратора в режим суммирования. Затем последовательно проходят команды П - ч 1, причем команды 111 и Ч проходят через открытые схемы 92 - 94 совпадения на шины 33 - 35. Если в период между командами 1 и ч 1 на шину 20 от датчика 2 поступает очередной импульс, он во избежание потери запоминается триггером 98, который устанавливается при этом в состояние 1, открывая схему 89 совпадения. Командой Ч 1 триггер 99 переводится в состояние О, открывая схему 90, вновь обеспечивающую прохождение импульсов датчика в интегратор. Одновременно той же комавдой при наличии в триггепе 98 1 через схему 89 запускается схема 95 задержки. Затем зафиксированный импульс датчика выдается через схемы 87 и 91 на вычитающий вход интегратопа. Поступление команды 1 последующего цикла квантования приводит схему в исходное состояние.Для защиты интегратора от переполнения используют логическое чстройство, на входы которого подается комбинация потенциалов с шинн 27 - 32, соедини,ениных с триггепами 57 - 59 интеппатопа, а выходы подключены к схемам 88, 91 - 94 совпадения,Действие устройства основано на анализе состояний двух старших разрядов мантиссы (разрядов пепеполнения 1 и знакового разряда интегратора. При отсутствии переполнвния должно быть: для положительного числа (прямой код) 0,00, для отрицательного числа (обратный код 1 1,11Наличие инверсных значений относительно указанных в любом разряде переполнения свидетельствует о пепеполненни разрядной сетки интегпатора, Так, число 0,01или 0,10свидетельствует о пепеполнении положительной ошибкой, а число 1,01или 1,10- отпицательной. Потенциалы по шинам 27 и 29 подаются на схему ИЛИ 84, откчда попадают на потенциальную схему И 82. второй вход которой соединен с шивой 31. Ппи наличии 1 на шине 31, а также на любой из цин 27, 29 на выходе схемы, 82 возникает потенциал, который свидетельспвует о переполнении разпядной сетки с положительной ошибкой, соответствующей отставанию скорости от заданного значения. Потенциал с выхода схемы 82 подается на инвертор НЕЗапрещающий потенциал запирает схемы 92 - 94совпадения, которые прекращают поступление слагаемых по командам 111 - Ч на суммирующие входы интегратора до тех пор, пока переполнение не исчезнет (импульсы датчика скорости при этом продолжают поступать на вычитающий вход интегратара), При наличии отрицательного переполнения на выходе схемы 83,появляется сигнал, который поступает на инвертор 9 б и запирает схему 91 совпадения, прерывая прохождение импульсов на вычитающий вход интегратора до тех пор, пока переполнение последнего не исчезнет. При наличии переполнения любого знака цифро-аналоговьпй преобразователь выдает ма,ксимальное напряжениесоответствующее насыщению регулятора, поэтому в шину 30 синхронно с подачей поступает импульс команды 11, заполняющий единицами все разряды мантиссы регистрап за, счет открьпвания схемы 88 совпадения потенциалами 1 со схем 82 и 83, проходящими через схему ИЛИ 8 б во время существования переполнения.Наличие двух разрядов переполнения достаточно для гарантии отсутствия переполнения мантиссы интегратора, так как емкость двух старших двоичных разрядов больше удвоенной суммы всех предыдущих, составляющих вьпходную разрядную сетку,и - 22 т2 -,Р о Устройство задания скорости (см. фиг, 4) работает следующим образом.Декадньпми переключателями 14 - 1 б зада; ется требуемая скорость объекта, вьпраженная десятичным числом непосредственно в принятых единицах, например в метрах в секунду (м/сек) . С помощью дешифраторов 17 - 19 это число преобразуется поразрядно в параллельный двоичный код, Например, принялв период квантования Т=0,01 сек и расстояние, проходимое объектом между двумя соседними импульсами датчика скорости,равным 1 мм, т. е. ф=1 мм, можно с помощью предлагаемого регулятора получать линейные скорости от 10 мм/сек и более, подавая на вход интегратора в каждом циклесумму слагаемых Ж от 1 и выше, причем частота следования импульсов датчика 2, численно равиа скорости объекта, выраженнойМув мм/сек, 1=У= . Ограничиваясь скорот10 стью объекта, равной 60 м/сек, можно составить таблицу поразрядного преобразованиядесятичных чисел У=1 - 599, где старшинойразряд изображает десятки, средний - единицы, а младший - десятичные доли м/сек,в двоичный код. (Номера входных шин 39 -47 интегратора соответствуют номерам егоразрядов от 1 до 9).Например, для получения скорости17,6 м/сек на переключателях набирают чис 20 ло 176, так что через каждые 0,01 сек в момент начала очередного цикла квантованияв сумматор подаются слагаемьпе: командой 111, поступающей по шине 33 и опрашивающей схемы 102 совпадения, на суммирую 25, гцие входы интегратора через схемы ИЛИ103 и шины 39 - 47 выдается первое двоичноеслагаемое 0,001001100, соответствующее десятичному числу 100, командой 1 Ч, поступающей по шине 34 и опрашивающей схемы30 101 совпадения, выдается второе слагаемое0,011000100, соответствующее десятичномучислу 70, командой Ч, поступающей по шине 35 и опрашивающей схемы 100 совпадения, выдается третье слагаемое 0,011000000,35 соответствующее десятичному числу 6. Диапазон регулирования может быть расширенза счет увеличения числа разрядов интегратора и соответствующего дополнения старшего дешифратора по правилу, вьптекающему из40 таблицы. Кроме того возможно масштабирование регулятора за счет выбора периодакв:антования Т и расстояния д, соответствующего дистанции, проходимой объектом завремя между двумя соседиими импульсами45 датчика, скорости,374580 12 Номера входных шин интегратора Числа .в разрядах переключат- елейй 42 43 41 40 46 47 0 0 0 0 О 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 14 0 0 0 0 0 0 0 0 0 0 0 0 0 О 0 0 0 0 0 О 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 О 0 0 0 0 10 20 30 40 50 60 70 80 90 0 1 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 15 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 1 0 1 О 1 0 1 0 1 16 0 100 200 300 400 500 0 0 0 0 1 1 0 0 1 0 1 1 1. Устройство для цифрового регулирова;- ния скорости, содержащее схему сравнения, импульсный датчик скорости, блок задания скорости и блок управления, соединенный со схемой сравнения, импульсным датчиком скорости и блоком задания скорости, подключенным к схеме сравнения, отличающееся тем, что, с целью увеличения точности и расширения динамического диапазона, работы, оно содержит схожему блокировки, первый вход которой соединен с выходом импульсного датчика, скорости, вторые входы - :с выходами переполнения схемы сравнения, первый выход схемы блокировки связан с входом вы,- читания схемы сравнения, второй выход соединен с входом сложения схемы сравнения, а третьи выходы схемы, блокировки соединены, с входами блока задания, скорости2. Устройство по п. 1, отличающееся тем, что, с целью увеличения быстродействия, схема сравнения содержит интегратор, к счетноПредмет изобретения му входу триггера мантиссы -ого разряда которого через первую линию задержки присоединен выход первой схемы ИЛИ, первый вход которой соединен с выходом первой 5 схемы совпадения ( - 1) -ого разряда и спервым входом второй схемы совпадения, второй,вход которой соединен с первым выходом триггера мантиссы, а выход через вторую схему ИЛИ соединен с первым входом 10 первой схемы совпадения, второй вход которой соединен с шиной сложения, второй вход первой схемы ИЛИ соединен с выходом третьей схемы совпадения (г - 1)-,ого разряда и с первым входом третьей схвмы совпаде ния, второй вход которой соединен со вторымвыходом триггера, мантиссы, первый выход которого соединен с первым входом четвертой схемы совпадения, второй вход которой соединен с входной шиной -ого разряда ин тегр атор а, а выход четвертой схемы совп адения через вторую линию задержки и вторую схему ИЛИ соединен с первым входом второй схемы совпадения.Редактор Т, Иванов Изд.400 Тираж 780по делам изобретений и открытий при Совет Москва, Ж, Раушская наб., д. 4,5 ипография, пр. Сапунова, 2 Заказ 18025 ЦНИИПИ КомитеСоставител Техред Подписноеинистров СССР