Устройство для контроля микропроцессорной системы

)5 6 06 Г 11/00 ОПИСАНИЕ ИЗС)БРЕТ ЛЬСТВ И АВТОРСКОМ пользовано сорных сис КР 580 И Е 80 А повышение достигается триггеров 2, элемента И бретения со микропроце числа контр лов, форми ил. еи ис ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(56) Авторское свидетельство СССРВ 1417649, кл. 6 06 Р 11/00, 1988.Авторское свидетельство СССРМ 1460722, кл, 6 06 Г 11/00, 1989.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИПРОЦЕССОРНОЙ СИСТЕМЫ(57) Изобретение относится к автоматвычислительной технике и может быт для построения микропроцестем на базе микропроцессора. Целью изобретения является достоверности контроля. Цельпутем введения в устройство3, 4, 5, схем сравнения 10 и 11, 13, инвертора 15. Сущность изостоит в обнаружении простоев ссорной системы и увеличении олируемых управляющих сигнаруемых на шине управления. бОИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении микропроцессорных систем на базе микропроцессора КР 580 ИЕ 80 А.Целью изобретения является повышение достоверности контроля,На фиг, 1 изображена функциональная схема устройства; на фиг.2-5 - временные диаграммы работы устройства в различных режимах, где использованы обозначения, введенные на фиг,1; на фиг,6 - алгоритм функционирования микропроцессора серии К 580 ИК 80 А в режимах "ожидание" и "захват".Устройство (см.фиг.1) содержит первый 1, второй 2, третий 3, четвертый 4 и пятый 5 триггеры, первый 6, второй 7 и третий 8 элементы ИЛИ, первую 9, вторую 10 и третью 11 схемы сравнения, первый 12, третий 13 и второй 14 элементы И, элемент НЕ 15,Входы устройства 16 - 23 соединены соответственно с входами (выходами) микропроцессора БУМС, Р 1, ЯАТ, ВЕАОУ, Р 2, Н 01.0, Н 1 ОА, ОВМ,Рассмотрим назначение элементов устройства (фиг,1). Первый триггер 1 предназначен для фиксации несовпадения сигналов, вырабатываемых микропроцессором и вырабатываемых устройством контроля, Фиксация осуществляется по каждому заднему фронту (спаду) синхроимпульсов . Г 1, формируемых микропроцессором. В исходном состоянии триггер установлен в "0", в случае ошибки (неисправности) микропроцессорной системы триггер устанавливается в 1". Триггер может быть выполнен на базе двухступенчатого ЯБС-триггера. Цели его начальной установки условно не показаны.Второй триггер 2 предназначен для определения начала машинного цикла, Триггер по каждому импульсу БУМС, вырабатываемом микропроцессором в начале каждого машиннбго, цикла, устанавливается в единичное состояние, разрешая работу триггеров 3 и 4. Затем в каждом цикле триггер устанавливается в нулевое состояние, Триггер может быть выполнен на базе двухступенчатого СК-триггера,Третий триггер 3 предназначен для фиксации сигнала запроса режима "ожидание", поступающего с выходом элемента НЕ 15, Установка триггера осуществляется по заднему фронту синхроимпульсов фазы Р 2 микропроцессора: при установке в единичное состояние - синхроимпульсов Гр второ 5 10 15 20 25 30 35 40 45 50 55 го такта (Т 2)работы микропроцессора, а при установке в нулевое состояние - синхроимпульсов того такта, в котором был снят запрос на "ожидание", Работа триггера 3 соответствует логике формирования сигнала на выходе микропроцессора УЧАТ. Триггер 3 может быть выполнен на ОСУ-триггере.Четвертый 4 и пятый 5 триггеры предназначены для фиксации сигнала запроса состояния "захват" НОЕО. поступающего на информационный вход четвертого триггера 4. Опрос и фиксации сигнала триггером 4 осуществляется по заднему фронту синхроимпульсов фазы Е 2 второго такта ТК (сигнал "1" - запроса на "захват") и в каждом такте, следующем на Т 2 (сигнал "0" - снятие запроса нэ "захват" ),Пятый триггер 5 осуществляет опрос и фиксацию сигнала НОЕО по синхроимпульсу фазы Г 2 такта ТЗ (сигнал "1" запрос на захват и по синхроимпульсу Г 2 в каждом такте следующем на ТЗ, т,е. в тактах состояния "захват" (сигнал "0" запроса на "захват"). Оба триггера 4 и 5 формируют на своих прямых выходах сигналы подтверждения состояния "захват" в соответствии с логикой формирования аналогичного сигнала на выходе Н ОА микропроцессора, Четвертый 4 и пятый триггеры могут быть выполнены на базе двухступенчатой ОСЧ- триггеров. Формирование триггерами 3, 4 и 5 на своих выходах сигналов, точно соответствующих сигналам. формируемым микропроцессором. осуществляется по алгоритму функционирования микропроцессора, приведенному на фиг,6.Первый элемент 6 ИЛИ предназначен для обобщения сигналов, формируемых на выходах схем сравнения 9 и третьего 13 и второго 14 элементов И,Второй 7 и третий 8 элементы ИЛИ предназначены для разрешения работы третьего 8 и четвертого 4 триггеров в тактах. следующих за вторым, когда триггер 2, управляющий работой этих триггеров. уже сброшен в ноль и не обеспечивает опрос триггером 3 сигнала ВЕАОУ по импульсу фазы Р 2 в режиме "ожидание" и триггером 4 сигнала Н 01 О по импульсу фазы Р 2 в режиме "захват".Первая 9, вторая 10 и третья 11 схемы сравнения предназначены для проверки правильности формирования микропроцессором сигналов подтверждения состояний "ожидание" и "захват" (формируемых микропроцессором на выходах ЧЧА 1 Т и Н 1 ОА соответственно) и аналогичных сигналов, 1815638формируемых устройством контроля на выходах триггеров 4, 5 и 3.Элементы И 13 и 14 предназначены для передачи сигнала несовпадения с выходов схем сравнения 10 и 11 соответственно в требуемые моменты времени, т.е, в точном соответствии с алгоритмом, приведенном на фиг,б.Первый элемент 12 И предназначен для сброса второго триггера 2 в,ноль в каждом машинном цикле микропроцессора. Установка в ноль второго триггера осуществляется в такте, следующим за вторым тактом, по синхроимпульсу Ет.Элемент НЕ 15 предназначен для преобразования сигнала "готовность" (ЯЕАОУ) в ийверсный сигнал, Это позволяет идентифицировать сигнал "готовность" в состоянии м 1 н на выходе инвертора - как сигнал запроса режима "ожидание"., а в состояниинОм - как сигнал отсутствия запроса.Рассмотрим работу устройства. Для него характерны три режима работы (в соответствии с алгоритмом приведенным на фиг,б):1. Контроль режима "ожидание" (см,фиг,2, фиг.б);2. Контроль режима "захват" в циклах .чтения и ввода или записи и. вывода (см.фиг,З, фиг.4, фиг,б);. 3, Контроль режимов "ожидание" и нзахват" при одновременном запросе (см.фиг,5,фиг,б).Устройство работает следующим образом.В исходном состоянии все элементы па-. мяти находятся в нулевом состоянии (цепи сброса в нОм условно не погказайы).В первом режиме (см,фиг.2, фиг.б) в каждом машинном. цикле по заднему фронту сигнала ЗУИС, поступающего на вход 16 устройства (см;фйг.2), срабатывает триггер 2 устанавливаясь в состояние н 1 н (моментвремени т 2 на фиг. 2 ) и разрешая тем самымзапись сигнала ВЕАОУ (выход 15 на фиг,2) по заднему фронту импульса фазы Е 2 такта Т 2. При наличии сигнала запроса на "ожидание" ВЕАОУ = 1. Триггер 3 устанавливается в единичное состояние (момент времени т, фиг.2) формируя на своем прямом выходе копию сигнала подтверждения состояния "ожидание", .аналогично формируемому микропроцессором сигналу на выходе ЯАТ. Единичное состояние триггера 3 через элемент 7 ИЛИ подтверждает сигналразрешения записи информации с выходаШЕДОУ на входе Ч триггера 3, в то время как второй триггер 2, ранее разрешающий рабо му режиму во втором такте 12 осуществляется выработка единичного управляющего импульса на прямом выходетриггера 2(промежуток времени 11,.А 4 фиг.З, фиг.4), Этот импульс разрешает работу четвертого триггера 4, который опрашивает сигнал НО 1.0 по 55 эаднемуфронту импульса фазы Ег, В случае, если появился запрос "захват" (Н 010 = 1),ту триггера 3, устанавливается в нулевое состояние по переднему фронту импульса фазы Е в такте, следующим эа тактом Т 2 (см.фиг,2).5 Таким образом, за счет единичного сигнала на выходе элемента Т ИЛИтрЕиггер 3 осуществляет опрос сигнала ВЕАОУ в каж- дОМ таКтЕ ТИ 1 (таКтЫ СОСтОяНИя нажИдаНИЕ") по синхроимпульсу фазы Е 2. При пропадании сигнала ВЕАОУ = 1, что соответствует снятию запроса на "ожидание", по заднему фронту импульса фазы Е 2 (момент М см,фиг.2) триггер 3 устанавливается в нулевое состояние, блокируя свою работу до следующего такта Т 2 (за счет нулевого сигнала на выходе элемента 7 ИЛИ, момент 15 на фиг,2). Установка. триггера 3 в нулевое состояние имитирует выход микропроцессора 20иэ состояния "ожидания" и соответствующую этому установку нулевого уровня сигнала подтверждения "ожидания". На аналогичном выходе ЮА 1 Т микропроцессора также формируется нулевой сигнал по переднему фРонту импульса фазы Г 1, Таким образом, на выходе триггера 3 и выходе.триггера 3 и выходе микропроцессора ИIА 1 Т формируются синхронные сигналы, которые сравниваются схемой сравнения 9, Реэуль тат сравнения фиксируется в триггере 1 позаднемуфронту импульса фазы Е. Дальнейшее распространение сигналов на выходах второй 10 и третьей 11 схем сравнения в режиме "ожидание" блокируется при помо щи элементов 13 и 14 И, посредством нулевого сигнала на инверсном выходе 3. (промежуток времени т 1,.л 5 см,фиг.2), Вдальнейшем работа устройства аналогична рассмотренной выше.40 В случае отсутствия сигнала КЕАОУ = 1триггер 3 будет установлен в нО", и сигнал, соответствующий сигналу подтверждения ножидания", генерироваться не будет, подобно тому, как и не будет генерироваться 45 сигнал на выходе ЯА 1 Т микропроцессора.Йри этом триггер 1 останется в нулевом состоянии (в случае правильной работы).Во втором режиме, когда осуществляется переход микропроцессора в состояние 50 "захват" и выход иэ него (при отсутствиизапроса на "ожидание"), аналогично перво1815638 30 40 45 50 55 в момент времени (см.фиг.З, 4) триггер 4 устанавливается в единичное состояние аналогично тому, как микропроцессор "извещает" о переходе в состояние "захват" сигналом НЮА = 1 устанавливаемым по пе реднему фронту Г 1 такта Т(см,фиг.З, 4), Единичное состояние триггера 4 снимает сигнал при длительной установки в ноль на В-входе триггера 5. Особенностью микропроцессора КР 580 ИК 80 А является зависимость перехода в состояние "захват" от типа выполняемого цикла. Если выполнялся цикл . чтения или вода, то переход в состояние "захват" осуществляется в такте, следующем за Т 2, а если цикл записи или вывода -15 то в такте следующем нэ ТЗ. Эта особенность учтена в работе устройства при помощи триггера 5. В циклах чтения или ввода, когда сигнал ОВй = 1, осуществляется сравнение сигнала микропроцессора НЮА и сигнала, формируемого на выходе триггера 4 (момент времени тз фиг,З, см,выходы 22, 4). Сравнение обеспечивается наличие разрешающего сигнала ОВй на входе.элемента 14 И, пропускающего результат сравнения на вход элемента ИЛИ, Результат сравнения фиксируется триггером 1 по каждому заднему фронту импульсов фазы Г 1, В циклах записи или ввода сравнение сигнала Н ОА осуществляется с сигналом, формируемым на выходе триггера 5, Установка триггера 5 в единичное состояние осуществляется с задержкой на один такт, т.е,в такте, следующим за ТЗ (момент т 5 фиг.4), В этом случае сигнал ОВй = О, и сравнение осуществляется схемой сравнения 10, тэк как элемент 14 И заблокирован, В процессе дальнейшего функционирования в тактах захвата Т осуществляется опрос сигнала НО О по заднему фронтуимпульса фазы Ег триггером 4. В случае,если сигнал запроса на "захват" снят (НО О:= О), триггер 4 устанавливается в нулевое состояние (момент времени 15 - фиг.З/16 -фиг,4), устанавливая триггер 5 в ноль с некоторой задержкой, равной времени срабатывания триггера. В обоих случаях (в любых циклах) выход из состояния "захват" микропроцессор осуществляет по переднему фронту такта Т 1 (см.фиг, 3, 4, фиг.б). Сигнал результата сравнения, поступающий через элементы 13 и 14, фиксируется в триггере 1 по заднему фронту синхроимпульса ГьВ третьем режиме, когда запросы на состояния "ожидание" и "захват" поступают одновременно (относител ь но импул ьса Гг в такте Т 2). работа элементов устройства аналогично работе в первом и втором режимах. Особенностью является то, что сначала выполняется режим ("ожидание", а потом "захват"), Это обеспечивается тем, что в режиме "ожидание" триггер 3 находится в единичном состоянии (интервал времени 1 глз фиг.5), блокируя состояние "0" на своем инверсном выходе работу триггера 5 и передачу сигналов сравнения через элементы 13 и 14 И,При снятии сигнала "0" с инверсного выхода триггера 3 (по окончании режима "ожидание") осуществляется установка в единичное состояние триггера 5 через так, а также разрешение на передачу результатов сравнения через элементы 13. 14 И в зависимости от типа цикла, В дальнейшем работа устройства полностью определяется работой во втором режиме.Следует отметить, что при работе устройства на выходах элементов 7 и 8 ИЛИ в такте, следующим Т 2 (см.фиг.2 - 4), возможны кратковременные перепады сигналов, связанные с асинхронностью срабатывания триггеров 2 и 3 (4), Однако, влияние указанных переходных процессоров на работу триггеров 3 и 4 не происходит из-за синхронизации по сигналу Гг,Переходные процессы (см,фиг.5, интервал тлл 5) связаны с асинхронностью сравниваемых сигналов ЯАТ и на выходе триггера 3, НЮА и на выходах триггера 4 и 5, могут привести к ложному срабатыванию триггера 1, С целью устранения данного эффекта необходимо выбирать быстродействие элемента, исходя из того, что срабатывание самой длинной цепочки сравнения сигналов должно заканчиваться к моменту прихода заднего фронта синхроимпульса Е 1, т.е. должно выполняться условие: тг 1, тосч + мг + г + 1,где тр 1 - длительность синхроимпульса Е 1;тосч, тмг т, 1 - время срабатывания соответственно элементов: триггера ОСЧ, сумматора по модулю 2, элементов И и ИЛИ. Формула изобретения Устройство для контроля микропроцессорной системы, содержащее первую схему сравнения, с первого по третий элементы ИЛИ, первый и второй элементы И. первый триггер, причем выход первой схемы сравнения соединен с первым входом первого элемента ИЛИ, выход первого триггера является контрольным выходом устройства, 1815638 10о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в него дополнительно введены с второго по пятый триггеры, третий элемент И, элемент НЕ, вторая и третья схемы сравнения, причем первый вход устройства соединен с выходом сигнала начала машинного цикла контролируемой микропроцессорной системы, с единичным входом и синхровходом второго триггера, инверсным входом первого элемента И, второй вход устройства соединен с первым выходом синхронизации контролируемой микропроцессорной системы, с входом синхронизации первого триггера и прямым входом первого элемента И, выход которого соединен с установочным входом второго триггера, нулевые входы первого и второго триггеров соединены с шиной нулевого потенциала, контролируемой микропроцессорной системы, третий вход устройства соединен с выходом подтверждения состояния "ожидание" контролируемой микропроцессорной системы и с первым входом первой схемы сравнения, четвертый вход устройства соединен с входам запроса наожидание" контролируемой микропроцессорной системы и через элемент НЕ - с информационным входом третьего триггера, прямой выход которого соединен с вторым входом. первой схемы сравнения, и первым входом второго элемента ИЛИ, второй вход которого соединен с прямым выходом второго триггера, выход второго элемента ИЛИ соединен с разрешающим входом третьего триггера, пятый вход устройства соединен с вторым выходом синхронизации контролируемой микропроцессорной системы и входами синхронизации с третьего по пятый триггеров, шестой вход устройства соединен с входам запроса на "захват" контролируемой микропроцессорной системы и информационным входом 5 четвертого триггера, прямой выход которого соединен с первым входом третьего элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с прямым выходом второго триггера, выход третьего элемента ИЛИ со- "О единен с разрешающим входом четвертоготриггера, прямой выход которого соединен с первым входом третьей схемы сравнения и информационным входом пятого триггера, разрешающий вход которого соединен с инверсным выходом третьего триггера, инверсный выход четвертого триггера соединен с установочным входом пятога триггера, прямойй выход которого соединен с первым входом второй схемы сравнения, вторые входы второй и третьей схем сравнения соединены с седьмым входом устройства, соединенным с выходом подтверждения состояния "захват" контролируемой микропроцессорной системы, восьмой вход устройства соединен с выходом сигнала чтения контролируемой микропроцессорной системы и первыми входами второго и третьего, элементов И, вторые входы второго и треть- ЗО его элементов И соединены саответственнас выходами второй и.третьей схем сравнения, третьи входы второго и третьего элементов И соединены с инверсным выходом триггера, выходы второго и третьего элеЗ 5 ментов И соединены соответственно с вторым и третьим входами первого элемента ИЛИ, выход которого соединен с единичным входом первого триггера.1815638 Составитель Д,Ванюхин.Техред М,Моргентал Корректор И,Мус ктор ГКНТ СССР Патент", г, Ужгород, ул.Гагарина, 101 нно-издательскии комбина и во Заказ 1636 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб., 4/5