Устройство перемежения-деперемежения данных

ОЮЗ СОВЕТСКИХ ОЦИАЛИСТИЧЕСКИ 1714639 ЕСПУБЛИК)5 008 С 19 ОМИТЕТОТКР ЫТИ ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР ЗОБ РЕТЕ ЬСТВУ Я ПИСАН И КОМУ СВИ В(71) Научно-исследовательский институт бтовой радиоэлектронной аппаратуры(56) Авторское свидетельство СССРМ 1271382, кл, О 08 С 19/28, 1986,Техника средств связи. Сер.: Т П1984; вып.З, с.83, рис.З,(57) Изобретение относится к вычислителной технике, электросвязи и может испол зоваться для кодирования и декодирования цифровой информации, например звуковой системы "Компакт диск". Устройство при перемежении - деперемежении входного блока данных выполняет на одну операцию записи и считывания в блок З.оперативной памяти меньше, чем прототип, что повышает быстродействие устройства. Устройство содержит узел 1 управления, блок 2 вычисления адреса, шину 4 данных, входы 5 и 6 подтверждения соответственно выдачи и приема данных, выходы готовности соответственно выдачи, приема и записи данных и выход записи данных. 2 з.п. -лы,ф7 ил.15 20 25 30 40 50 Изобретение относится к специализированным устройствам вычислительной техники и может использоваться в кодирующих и декодирующих устройствах, работающих с двоичными каскадными блоковыми кодами, использующих межблочное перемежение и деперемежение данных.Наиболее близким по технической сущности к изобретению является устройство перемежения - деперемежения данных, содержащее блок вычисления адреса, оперативное запоминающее устройство, сумматор, работающий по модулю числа ячеек необходимого объема ОЗУ, причем информационные входы и выходы ОЗУ яаляются входами и выходами данных устройства соответственно, а адресные входы подсоединены к выходам сумматора, входы первой группы входов которого подсоединены к выходам ПЗУ, адресные входы которого подсоединены к выходам счетчика символов, счетный вход которого является входом символьного синхронизма, при этом входы второй группы входов сумматора подсоединены к выходам счетчиков блоков соответственно, счетные входы которых объединены и являются входом блочного синхронизма устройства, при этом управляющие входы мультиплексора являются управляющими входами устройства,Недостатками устройства являются низкое быстродействие и большая начальная задержка выдачи устройством полных выходных блоков данных.Цель изобретения - повышение быстродействия устройства,Поставленная цель достигается тем, что в устройство перемежения - деперемежения данных, содержащее блок вычисления адреса, выходы которого соединены с одноименными адресными входами блока оперативной памяти, информационные входы-выходы которого подключены к шине данных, введен узел управления, первый вход которого является входом подтверждения выдачи данных, второй вход узла управления объединен с первым управляющим входом блока вычисления адреса и является входом подтверждения приема данных, первый и второй выходы узла управления соединены соответственно со счетным и вторым управляющим входами блока вычисления адреса, третий и четвертый выходы узла управления соединены соответственно с входом чтения-записи и управляющим входом блока оперативной памяти, пятый - восьмой выходы узла управления являются выходами соответственно готовности выдачи данных, готовности приема данных, йотовности занесения данных и занесенияданных,Узел управления содержит формирователь импульсов, триггер, элементы И, элементы ИЛИ, элемент НЕ, элемент ИЛИ-НЕ и делитель частоты, первый выход которого соединен непосредственно с первыми входами первого, второго элементов И и через элемент НЕ с первыми входами третьего,четвертого элементов И и первого, второго элементов ИЛИ, выход элемента ИЛИ-НЕ соединен с первыми входами пятого, шестого элементов И вторыми входами первого элемента ИЛИ, третьего элемента И и тактовым входом триггера, инверсный выход и информационный вход которого объединены и подключены к второму входу шестого элемента И, выход которого соединен с вторым входом элемента ИЛИ, первый и второй выходы формирователя импульсов соединены с входами соответственно установки в "1" и установки в "0" триггера, выход пятого элемента И соединен с вторым входом второго элемента И, первый вход элемента ИЛИ-НЕ объединен с первым входом формирователя импульсов, вторыми входами первого, четвертого элементов И, входом делителя частоты и является первым входом узла, второй вход элемента ИЛИ-НЕ обьединен с вторым входом формирователя импульсов и является вторым входом узла,второй выход делителя частоты и выход первого элемента И являются соответственно первым и вторым выходами узла, прямой выход триггера соединен с вторым входом пятого элемента И, третьим входом третьего- элемента И и является третьим выходом узла, выходы первого элемента ИЛИ, второго элемента И и второго элемента ИЛИ являются соответственно четвертым, пятым и шестым выходами узла, выход третьего элемента И соединен с третьим входом формирователя импульсов и является седьмым выходом узла, выход четвертого элемента И является восьмым выходом узла.Блок вычисления адреса содержит сумматор, формирователи адреса, регистр и элемент Н Е, выход которого соединен с управляющим входом регистра, выходы сумматора соединены с одноименными первыми информационными входами первого формирователя адреса, первые и вторые выходы каждого предыдущего формирователя адреса соединены соответственно с одноименными первыми и вторыми информационными входами каждого последующего формирователя адреса, первые выходы последнего формирователя адреса соединены с одноименными информационными входами регистра и пер10 15 20 25 30 35 40 45 50 выми входами сумматора, вторые входы последнего формирователя адреса соединены с одноименными вторыми информационными входами первого формирователя адреса и вторыми входами сумматора, счетные входы всех формирователей адреса объединены и являются счетным входом блока вычисления адреса, управляющие входы всех формирователей адреса обьединены и являются первым управляющим входом блока вычисления адреса, вход элемента НЕ является вторым управляющим входом блока вычисления адреса, выходы регистра являются выходами блока вычисления адреса.На фиг.1 представлена структурная схема устройства перемежения - деперемежения данных; на фиг,2 - структурная схема блока управления; на фиг.3 - структурная схема блока вычисления адреса; на фиг.4 - структурная схема субблока анализа; на фиг,5 - структурная схема субблока передачи адреса; на фиг.6 - структурная схема узла принудительной установки; на фиг,7 - структурная схема фиксатора в случаях выполнения устройством функций как перемежения, так и деперемежения данных (а) и выполнения устройством функции деперемежения данных (б).Я - число данных в блоке кода, Ь - абсолютная величина разности числа блоков, на которые задерживаются два следующие один за другим соседние данные входного потока данных,Устройство перемежения - деперемежения данных содержит блок 1 управления, блок 2 вычисления адреса и блок 3 хранения данных, причем вход 5 устройства, являющийся входом подтверждения выдачи, подсоединен к первому входу блока 1 управления и является его входом подтверждения выдачи, вход 6 подтверждения приема устройства подсоединен к второму входу блока 1 управления и к первому входу блока 2 вычисления адреса, являющимся входами подтверждения приема блоков управления 1 и вычисления 2 адреса соответственно, первая группа входов-выходов блока 3 хранения данных, являющаяся группой входов-выходов данных устройства, подсоединена к шине 4 данных, при этом первый и второй выходы блока 1 управления, являющиеся счетными и тактовыми выходами блока 1 управления соответственно подсоединены к второму и третьему входам блока 2 вычисления адреса, являющимся счетным и тактовым входами блока 2 вычисления адреса соответственно, при этом выходы блока 2 вычисления адреса подсоединены к второй группе входов блока 3 хранения данных, являющейся группой входов адреса блока 3 хранения данных, причем третий и четвертый выходы блока 1 управления, являющиеся выходами чтения- записи и хранения блока 1 управления соответственно, подсоединены к входам чтения-записи и хранения блока 3 хранения данных соответственно, пятый - восьмой выходы блока 1 управления, являющиеся выходами готовности выдачи, готовности приема, готовности занесения и занесения блока 1 управления соответственно, явля- ются выходами готовности выдачи 7., готовности приема 8, .готовности занесения 9 и занесения 10 устройства перемежения - деперемежения данных соответственно.Блок 3 хранения данных представляет собой ОЗУ статического типа, позволяющее принять на хранение не менее чем 0,55(Я)Ь данных,Блок 1 управления содержит субблок 11 анализа, инвертор 12, шесть элементов И 13-18, элемент ИЛИ-НЕ 19, два элемента ИЛИ 20 и 21, фиксатор 22 и элемент 23 памяти, причем первый выход субблока 11 анализа, являющийся счетным выходом субблока, является счетным выходом 24 блока 1 управления, второй выход субблока 11 анализа, являющийся управляющим выходом субблока, подсоединен к входу инвертора 12 и к первым входам элементов И 13 и 16, при этом выход инвертора 12 подсоединен к первым входам элементов И 17 и 18 и элементов ИЛИ 20 и 21, причем первый вход 5 блока 1 управления, являющийся его входом подтверждения выдачи, подсоединен к входу субблока 11 анализа, к первому входу элемента ИЛИ-НЕ 19 и к вторым входам элементов И 13 и 18 и фиксатора 22, при этом выход элемента И 13 является тактовым выходом 25 блока 1 управления, причем второй вход 6 блока 1 управления, являющийся входом подтверждения приема блока 1 управления, подсоединен к первому входу фиксатора 22 и второму входу элемента ИЛИ-НЕ 19, выход которого подсоединен к первым входам элементов И 14 и 15, к вторым входам элементов И 17 и ИЛИ 20, а также к тактовому входу элемента 23 памяти, прямой выход котрого, являющийся выходом 26 чтения-записи блока 1 управления, подсоединен к второму входу элемента И 14 и к третьему входу элемента И 17, при этом выходы элементов ИЛИ 20 и 21 и элементов И 16 - 18 являются выходами хранения 27, готовности выдачи 7, готовности приема 8, готовности занесения 9 и занесения 10 блока 1 управления соответственно, кроме того, выход элемента И 17 подсоединен к третьему входу фиксатора 22, первый и вто40 50 рой входы которого подсоединены к входам установки в "1" и сброса в "0" элемента 23 памяти соответственно, инверсный выход которого подсоединен к информационному входу элемента 23 памяти и к второму входу элемента И 15.Блок 2 вычисления адреса состоит из сумматора 28, субблоков 29 передачи адреса в количестве, равном числу 8-1, инвертора 30 и регситра 31, причем первый и второй входы блока 2 вычисления адреса, являющиеся входом 6 подтверждения приема и счетным входом 24 блока 2 вычисления адреса, подсоединены к тактовым и счетным входам всех субллоков 29 передачи адреса соответственно, третий вход блока 2 вычисления адреса, являющийся тактовым входом 25 блока 2 вычисления адреса, подсоединен через инвертор 30 к тактовому входу регистра 31, выходы которого являются выходами блока 2 вычисления адреса, при этом выходы первых и вторых горупп выходов предыдущих субблоков 29 передачи адреса подсоединены к одноименным входам первых и вторых групп входов следующих субблоков 29+1 передачи адреса соответственно, где- порядковый номер субблока 29 передачи адреса в блоке 2 вычисления адреса, выходы первой группы выходов последнего субболка 29 зпередачи адреса подсоединены к одноименным информационным входам регистра 31 и к входам первой группы входов сумматора 28, выход второй группы выходов последнего субблока 29 зпередачи адреса подсоединен к одноименным входам второй группы входов первого субблока 291 передачи адреса и сумматора 28, выходы которого подсоединены к одноименным входам первой группы входов первого субблока 291 передачи адреса. Субблок 11 анализа состоит из двух счетчиков 32 и 33, четырех элементов И 34- 37, двух инверторов 38 и 39 и одного элемента 40 памяти, причем вход субблока 11 анализа подсоединен к счетному входу счетчика 33 и к входу инвертора 39, выход которого подсоединен к первому входу элемента И 37 и к тактовому входу элемента 40 памяти, при этом выход элемента И 37, являющийся счетным выходом 24 субблока 11 анализа, подсоединен к входу сбрса в "О" счетчика 32, а прямой выход элемента 40 памяти является управляющим выходом субблока 11 анализа, причем входы элементов И 34 подсоединены к прямым выходам счетчика 32, если соответствующие им разряды двоичного представления числа Ь равны единице, и к инверсным выходам счетчика 32, если эти разряды равны нулю,5 10 15 20 25 30 35 входы элемента И 35 подсоединены к прямым выходам счетчика 33, если соответствующие им разряды двоичного представления числа Яравны единице, и к его инверсным выходам, если эти разряды равны нулю, входы элемента И 36 подсоединены к всем инверсным выходам счетчика 33, в случае, когда устройства перемежения - деперемежения данных выполняет функцию перемежения данных, либо к прямым выходам счетчика 33, если соответствующие им разряды двоичного представления числа Я - 2 равны единице, и к инверсным входам, если равны нулю, в случае, когда устройство перемежения - деперемежения данных выполняет функцию деперемежения данных, при этом выход элемента И 34 подсоединен к второму входу элемента И 37, выход элемента И 35 подсоединен к входу сброса в "0" счетчика 33, выход элемента И 36 подсоединен к счетному входу счетчика 32 и к входу инвертора 38, выход которого подсоединен к информационному входу элемента 40 памяти.Кроме того, показаны элементы 41 - 53 субблока передачи адреса, узла принудительной установки и фиксатора.Усторйство перемежения - деперемежения данных работает следующим образом,В исходном состоянии устройство, его блок 1 управления и блок 2 вычисления адреса находятся в своих исходных состояниях. Кроме того, на входы 5 и б подтверждения выдачи и приема соответственно устройства перемежения - деперемежения . данных поданы сигналы низкого уровня, на шину 4 данных - сигналы произвольных уровней, а в блоке 3 хранения данных (ОЗУ) хранятся произвольные данные, например по всем адресам - "0". При этом на выходах готовности выдачи 7, готовности приема 8 и занесения 10 блока 1 управления, а значит, и на входах устройства перемежения - деперемежения данных готовности выдачи 7, готовности приема 8 и занесения 10 сформированы сигналы низкого, высокого и низкого уровней соответственно, На выходе 9 готовности занесения блока 1 управления, а значит, и на выходе 9 готовности занесеняи усторойства перемежения - деперемежения данных сформированы сигналы высокого уровня, если устройство выполняет функцию перемежения данных, или сигнал низкого уровня, если устройство выполняет функцию деперемежения данных,На выходах блока 2 вычисления адреса, а значит, и на второй группе входов (входы адреса) блока 3 хранения данных сформированы сигналы, соответствующие адресупервого обращения к блоку 3 хранения данных, На выходах чтения-записи 26 и хранения 27 блока 1 управления, а значит, на входе чтения-записи и хранения блока 3 хранения данных сформированы сигналы низкого и высокого уровней соответственно, Следовательно, блок 3 хранения данных находится в режиме хранения данных и готов принять любое данное из шины 4 данных и поместить его на хранение по адресу, соответствующему сигналам на выходах блока 2 вычисления адреса.Сигнал высокого уровня на выходе 8 готовности приема устройства перемежения - деперемежения данных указывает внешним устройством-источником данных на то, что устройство перемежения - деперемежения данных готово к приему данных по шине 4 данных на перемежение, если устройство выполняет функцию перемежения данных, либо на деперемежение, если устройство выполняет функцию деперемежения данных. Сигнал высокого уровня на выходе 9 готовности занесения устройства деперемежения данных указывает внешним устройствам-приемникам данных на то, что они должны быть готовы к принудительному приему данного, передаваемого по шине 4 данных без задержки, Это данное будет сопровождаться импульсом высокого уровня на выходе 10 занесения устройства перемежения - деперемежения данных,В начале работы одно из внешних устройств-источников данных формирует на шине 4 данных сигналы, соответствующие выдаваемому данному, и сопровождает его импульсным сигналом высокого уровня, подаваемым на вход 5 подтверждения выдачи устройства перемежения - деперемежения данных, Длительность этого сигнала должно быть не менее минимально необходимого времени для осуществления записи данного в блок 3 хранения и зависит от выбранного типа ОЗУ, представляющего блок 3 хранения данных. По импульсному сигналу высокого уровня на входе 5 подтверждения выдачи устройства перемежения - деперемежения данных, его блоки управления 1 и вычисления 2 адреса (по сигналу на его тактовом входе) начнут работать по ранее описанному принципу. При этом первое данное, сопровождаемое импульсным сигналом высокого уровня на выходе 10 занесения устройства перемежения - деперемежения данных, передается по шине 4 данных внешним устройствам - приемникам данных без его записи в блок 3 хранения данных, если устройство выполняет функцию перемежения данных, либо запишется в блок 3 хранения данных, если 20 25 30 35 40 45 50 55 устройство выполняет функцию деперемежения данных. В дальнейшем работа устройство полностью соответствует принципу работы его блоков управления 1 и вычисления 2 адреса. Если устройство выполняет функцию перемежения данных, то на вход 5 подтверждения выдачи снова подается импульсный сигнал высокого уровня. По окончанию действия импульсного сигнала высокого уровня на тактовом входе 25 блока 1 управления, на выходах блкоа 2 вычисления адреса происходит изменение уровней сигналов(изменение адреса следующего обращения к ОЗУ). При этом инвертор 30 в блоке 2 вычисления адреса может быть заменен на элемент задержки с выполнением следующих условий для времени поступления фронта положительного уровня на тактовый вход регистра 31; на выходах первой группы выходов последнего субблока 29 здолжны быть сформированы сигналы адреса следующего обращения к ОЗУ, в ОЗУ закончена запись очередного данного,Если устройство выполняет функцию деперемежения данных, то после окончания действия импульсного сигнала на входе 5 подтверждения выдачи устройства перемежения - деперемежения данных, на его вход б подтверждения приема подается импульсный сигнал высокого уровня длительностью не менее необходимого времени для считывания данного из блока 3 хранения данных, Длительность этого сигнала зависит от выбранного типа ОЗУ, представляющего блок 3 хранения данных. При этом внешние устройства-приемники данных начнут прием данных первого блока данных,. начиная с второго данного.Формула изобретения 1. Устройство перемежения - деперемежения данных, содержащее блок вычисления адреса, выходы которого соединены с одноименными адресными входами блока оперативной памяти. информационные входы-выходы которого подключены к шине даннь 1 х, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введен узел управления, первый вход которого является входом подтверждения выдачи данных, второй вход узла управления объединен с первым управляющим входом блока вычисления адреса и является входом подтверждения приема данных, первый и второй выходы узла управления соединены соответственно со счетным и вторым управляющим входами блока вычисления адреса, третий и четвертый выходы - соответственно с входом чтения-записи и управляющим входом блока оперативнойпамяти, пятый - восьмой выходы являются выходами соответственно готовности выдачи данных, готовности приема данных, готовности занесения данных и занесения данных устройства,2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что узел управления содержит формирователь импульсов, триггер, элементы И, элементы ИЛИ, элемент НЕ, элемент ИЛИ-НЕ и делитель частоты, первый выход которого соединен непосредственно с первыми входами первого и второго элементов И и через элемент НЕ с первыми входами третьего и четвертого элементов И и первого и второго элементов ИЛИ, выход элемента ИЛИ-НЕ соединен с первыми входами пятого и шестого элементов И, вторыми входами первого элемента ИЛИ, третьего эле мента И и тактовым входом триггера, инверсный выход и информационный вход которого объединены и подключены к второму входу шестого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, первый и второй выходы формирователя импульсов соединены с входами соответственно установки в "1" и установки в "0" триггера, выход пятого элемента И - с вторым входом второго элемента И, первый вход элемента ИЛИ-НЕ обьединен с первым входом формирователя импульсов, вторыми входами первого и четвертого элементов И, входом делителя частоты и является первым входом узла, второй вход элемента ИЛИ-НЕ объединен с вторым входом формирователя импульсов и является вторым входом узла, второй выход делителя частоты и выход первого элемента И являются соответственно первым и вторым выходами узла, прямой выход триггера соединен с вторым входом пятого элемента И, третьим входом третьего элемента И иявляется третьим выходом узла, выходыпервого элемента ИЛИ, второго элемента Ии второго элемента ИЛИ являются соответ 5 ственно четвертым, пятым и шестым выходами узла, выход третьего элемента Исоединен с третьим входом формирователяимпульсов и является седьмым выходом уз-,ла, выход четвертого элемента И - восьмым10 выходом узла.3, Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок вычисления адреса содержит сумматор, формирователи адреса, регистр и элемент НЕ, выход которого15 соединен с управляющим входом регистра,выходы сумматора соединены с одноименными первыми информационными входамипервого формирователя адреса, первые ивторые выходы каждого предыдущего фор 20 мирователя адреса - соответственно с одноименными первыми и вторымиинформационными входами каждого последующего формирователя адреса, первыевыходы последнего формирователя адре 25 са - с одноименными информационнымивходами регистра и первыми входами сум.матора, вторые выходы последнего формирователя адреса - с однименными вторымиинформационными входами первого фор 30 мирователя адреса и вторыми входамисумматора. счетные входы всех формирователей адреса объединены и являются счетным входом блока вычисления адреса,управляющие входы всех формировате 35 лей адреса объединены и являются первым управляющим входом блокавычисления адреса, вход элемента НЕ -вторым управляющим входом блока вычисления адреса, выходы регистра - выходами40 блока вычисления адреса,1714639 иг. 7И. Коваливгентал ФСоставительРедактор Е,Папп Техред М.Мор Корректор М.Максимишинец экэз 696 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5,Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 1