Цифроаналоговый преобразователь с автоматической коррекцией нелинейности

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК М 1/6 ПИСАНИЕ ИЗОБРЕТЕНАВТОРСКОМУ СВИДЕТЕЛЬСТВУ ии 985 ССР 198 ЗОВ НЕЛИ ЛЬ Ймает и ниипреобьно изм х управЦел ь сти и.Цифро- автомасти со типлеквок,дваля 5,6,ого-цифГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМПРИ ГКНТ СССР(54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАС АВТОМАТИЧЕСКОЙ КОРРЕКЦИЕЙНОСТИ(57) Изобретение относится ктике и вычислительной техникбыть использовано при постропрецизионных. цифроанало говыхразователей в составе контролрит ел ьной аппар атуры, системления и передачи информации,изобретения - повышение точибыстродействия преобразованианалоговый преобразователь стической коррекцией нелинейндержит два регистра 1,2, мулсор 3,блок 4 вычисления попрцифроаналоговых преобразоватсумматор 7, устройство 8 анал 2рового преобразования, оперативноезапоминающее устройство 9, формирователь 10 кодов и блок 11 управления,Устройство 8 аналого-цифрового преобразования выполнено в виде аналого-цифрового преобр аз о вателя 12, аналогоо во го з апоминающе го устройства 13на первом операционном усилителе 14,первом конденсаторе 15 и на ключе 16и усилителя 17 переменного тока навтором операционном усилителе 18,втором конденсаторе 19 и двух резисторах 20,21Приведены функциональные схемы блока 4 вычисления поправок и блока 11 управления, Повышениеточности достигнуто за счет выполнения устройства 8 аналого-цифровогопреобразования с предварительнымусилением сигнала дифференциальнойнелинейности на переменном токе исогласования уровня этого сигнала сошкалой преобразования анапого-цифр ово го пр еобр аз ов ателя 12 и исключения накопления ошибок при вычислениикодов поправок, Повышение быстродействия обусловлено совмещением про. цесса вычисления кодов поправок сциклом преобразования входного кода,2 3п.ф-лы, 5 ил,1594699 а,Изобретение отибсится к автоматике и вычислительной технике и можетбыть использовано при построениипрецизионных цифроаналоговых преобразователей в сост,аве контрольно-измерительной аппаратуры, системах уп"равления и передачи информации,Цель изобретения - повышение точности и быстродействия преобразо- . 1 Ования,На фиг,1 представлена функциональная схема цифроаналогового преобразователя с автоматической коррекцией нелинейности; на фиг 2 - функциональная схема блока вычисления поправок; на ФигЗ - функциональная схемаблока управления; на Фиг,4 и 5 - временные диаграммы работы блока управления в режимах "Преобразование входного кода" и Определение дифференциальных нелинейностей" соответственно,Цифроаналоговый преобразователь савтоматической коррекцией нелинейности (фиг,1) содержит первый 1 и 25второй 2 регистры, мул:ьтиплексор 3,блок 4 вычисления поправок, второй 5и первый 6 цифроаналого:вые преобразователи, сумматор 7, устройство 8аналого-цифрового преобразования,30оперативное запоминающее устройство(ОЗУ) 9, формирователь 10 кодов иблок 11 управления, Устройство 8 аналого-цифрового преобразования выполнено в виде аналого-цифрового преобразователя 12, аналогового запоминающего устройства 13 на первом операционном усилителе 14, первом конденсаторе 15 и на ключе 16 и усилителя17 переменного тока навтором операционном усилителе 18, втором конденсаторе 19 и двух резисторах .20 и 21,Блок 4 вычисления поправок (фиг,2)выполнен на регистре 22 сдвига, сумматоре 23, умножителе 24 и накапливаю" 45щем сумматоре 25, Блок 11 управления (Фиг,З) выполнен на четырех одновибраторах 26 - 29, двух К 8-триггерах 30 и 31, генераторе 32 импульсов, двух счетчиках 33 н 34 импульсов, двух элементах ИЛИ 35 и 36, элементе И-ИЛИ 37 и четырех элементахИ 38-41,Цифроаналоговый преобразователь с автоматической коррекцией нелинейности работает следующим образом,Цифроаналоговый преобразователь с . автоматической коррекцией нелинейности работает в двух. режимах: "Преобразование входного кода" и "Определение дифференциальных нелинейностей", Второй цифроанапоговый преобразователь (ЦАП) 5 является основным, а первый ЦАП 6 предназначен для ком" пенсации погрешностей, вносимых вторым ЦАП 5Работа преобразователя в режиме "Преобразование входного кода"По шине управления режимом работы на четвертый вход блока 11 управления поступает сигнал логического нуля, разрешающий преобразование входного кода, Нри этом на первом выходе блока 11 управления (Фиг,4 б) устанавливается сигнал логического нуля, В результате выходы мультиплексора 3 соединяются с его первыми входами, подключенными к выходам первого регистра 1, а ОЗУ 9 переводится в режим считывания информации, Преобразуемый входной код поступает на информационные входы первого регистра 1 и заносится в последний с приходом управляющего единичного импульса по шине занесения входного кода (фиг,4 а) на вход занесения первого регистра 1 и .на третий вход блока 1 управления, С приходом этого импульса блок 11 управления устанавливает на адресных виодах ОЗУ 9 нулевую кодовую комбинацию (фиг,4 и;к,л)В результате на выходах ОЗУ 9 устанавливается код И дифференциальной нелинейности Ь истаршего и-го разряда второго ЦАП 5, поступающий на первые входы умножителя 24 блока 4 вычисления поправок (Фиг,2), Кроме того, на третьем вы" ходе блока 11 управления устанавливается сигнал логической единицы (фиг,4 г), переводящий регистр сдвига 22 в режим занесения входного кода, Затем на четвертом выходе блока 1 управления вырабатывается импульс (Фиг,4 д), по которому входной код, хранящийся в первом регистре 1, заносится в регистр сдвига 22В сумматоре 23 определяется сумма двух кодов Яьз Оа 0000 +10 а , а а а 1 эквивалентная разности л- ла -,К. 2 л л 2 1:( --2 который с появлением импульса напятом выходе блока 11 управления(Фиг,4 е) заносится в накапливающийсумматор 25,После этого на третьем выходе блока 11 управления (Фиг,4 г) устанавливается Гсигнал логического нуля,. переводящий регистр сдвига 22 в режим сдвига кода, Одновременно блок11 управления устанавливает на адресных входах ОЗУ 9 следующую кодовуюкомбинацию - О..01,.в результате чего. на информационных выходах ОЗУ 9устанавливается код И , дифференциальной нелинейности Ь и,1(п)-горазряда второго ЦАП 5. С появлениемимпульса на четвертом выходе блокауправления осуществляется сдвиг кода,хранящегося в регистре сдвига 22, Всумматоре 23 определяется сумма двухкодов Би., О 0 а, 00..00 +а и и 2 При этом на выходе умножителя устанавливаетсяся код М и, = Я .И иэквивалентный произведению2ии-гг( --- ааги- -- )гк А р,1,1который с появлением импульса напятом выходе блока 11 управления(Фиг,4 е) заносится . в накапливающийсумматор 25Дальнейшие (К) тактов определения кода поправки к выходному сигналу второго ЦАП 5 где К - число егокорректируемых старших разрядованалогичны второму такту,После окончания последнего тактана втором выходе блока 11 управления(фиг,4 в) вырабатывается единичныйимпульс, по которому код поправки 5 159В результате на выходе умножителя24 устанавливается код М= 80,эквивалентный произведению46996 с выхода накапливающего сумматора 25заносится во второй регистр 2, преобразуется в аналоговый сигнал в первом ЦАП 6 и суммируется в аналоговомсумматоре 7 с выходным сигналом второго ЦАП 5, компенсируя тем самым дифФеренциальную нелинейность последнего,Установка накапливающего сумматора25 в нулевое состояние осуществляется сигналом логической единицы нашестом выходе блока 11 управления 10.ходе блока 11 управления (Фиг.5 е)вырабатывается единичный импульс,по которому формирователь 10 кодовначинает Формирователь периодическиповторяющиеся комбинации смежных кодов 10000 (0) и 01111 (1) (вскобках указан управляющий сигналдополнительного мпадшего разрядаЦАП 5 и ЦАП 6). В результате, на вы 35 40 ходе аналогового сумматора 7 образуется периодически повторяющийся сигналпрямоугольной формы, амплитуда которого измеряется устройством 8 аналого-цифрового преобразования, На синхрониэирукщий вход устройства поступает сигнал с первого выхода формирователя О кодов, позволяющий опреде 4550 лить знак амплитуды импульса, По окончании измерения амплитуды импульсаустройство 8 вырабатывает единичныйимпульс "Конец преобразования", покоторому осуществляется занесение ко 55 да И д дифференциальной нелинейнос - ти и-го разряда второго ЦАП 5 в ОЗУ 9, а блок 11 управления устанавливает на адресных входах ОЗУ 9 сле(Фиг,4 ж).Работа преобразователя в режиме"Определение дифференциальных нелинейностей", По шине управления режимом работы преобразователя на четвертый вход блока 11 управлеия(Фиг,5 б) поступает сигнал логичес кой единицы, по которому на первом1выходе блока 11 управления (Фиг5 г)устанавливается сигнал логическойединицы, При этом выходы мультиплек.сора 3 соединяются с его вторыми 25 входами, подключенными к информационным выходам формирователя 10 кодов,ОЗУ 9 переводится в режим занесенияинФормации, а второй регистр 2 ипервый ЦАП 6 устанавливается в нуле вое состояние, Одновременно блок 11управления на адресных входах ОЗУ 9устанавливает нулевую кодовую комбинацию (Фиг,5 ж,з,и), а на восьмом вы 159469935 дующую кодовую комбинацию - О01Кроме того, формирователь 10 кодовначинает формировать периодически пов"торяющиеся комбинации следующих смеж 5ных кодов 010 е р 00(0) и 001е 1 1 (1)Последующие (К) тактов определениядифференциальных нелинейностей второго ЦАП 5 аналогичны первому такту,По окончании определения кодов 10дифференциальных нелинейностей -горазряда второго ЦАП 5 и занесения ихв ОЗУ 9 формирователь 10 кодов вырабатывает единичныйимпульс, поступающий на первый вход блока 11 управления (фиг,5 а) и устанавливающий наего первом выходе (фиг,5 г) -сигнал логического нуля, подготавливающий преобразователь к преобразованию входного кода, После этого на седьмом 20выходе блока 11 управления (фиг,5 д)вырабатывается единичньпл импульс, поступающий на выходную шину готовностирезультата,Для измерения дифференциальной нелинейности характеристики преобразования ЦАП 5 на его входы поступаютпериодически повторяющиеся комбинации смежных кодов, В данном случаев ЦАП 5 осуществляется коммутация 30и дополнительного младшего разрядаУстройство 8 аналого-цифрового преобразования осуществляет преобразова"ние периодически изменяющегося выходного сигнала ЦАП 5, которое предварительно усиливается усилителем 17переменного тока, и запоминается ваналоговом запоминающем устройстве13, С помощью конденсатора 18 изсигнала с выхода ЦАП 5 исключается 40постоянная составляющая, в результате чего получают перемеьпйй сигналпрямоугольной формы со скважностьюравной 2, Полученный сигнал усиливается каскадом на операционном усилителе, 18, коэффициент передачи которого (определяемый соотношением сопротивлений резисторов 20 и 21) выбирается из условия согласования уровнямаксимального значения амплитуды пере- Оменного сигнала со шкалой преобразования аналого-цифрового преобразователя 12, С помощью ключа 16 (последний переключается синхронно со сменой значений смежных кодов на входеЦАП 5) осуществляется выпрямление переменного сигнала, фаза которого однозначно связана со знаком дифферен"циальыой нелинейности характеристики преобразования ЦАП 5, Выпрямленноенапряжение запоминается на конденсаторе 15 и с выхода операционного усилителя 14 поступает на вход аналогоцифрового преобразователя 12С информационных выходов последнего сформированный код со знаковым разрядомпоступает на информационные входыОЗУ 9Аналого-цифровой преобразова-тель 12 формирует также сигнал окончания преобразования, с помощью которого полученный код записывается вОЗУ 9,Введение в состав аналого-цифрового преобразователя 12 усилителя 17переменного тока и устранение накопления ошибки при вычислении кодовпозволяют повысить точность преобразования устройства, а совмещениепроцесса вычисления кодов поправокс режимом преобразования входногокода в аналоговый сигнал позволяетповысить быстродействие. Вычислениекода поправок и его преобразованиев аналоговый сигнал ЦАП 6 не увеличивает длительности режима "Преобразование входного кода", так как операции над кодами осуществляются достаточно быстро, а время установленияЦАП 6 существенно меньше времени установления ЦАП 5Последнее обусловлено тем 1 что вес выходногосигнала ЦАП б в выходном сигналевсего устройства не велик, следовательно, если ЦАП 5 должен устанавливаться с погрешностью, например,0,013 и менее, то для ЦАП 6 погрешность установления не должна превьппать значения 0,17.,Блок 11 управления (фиг,З) работает следующим образом, В режиме"Преобразование входного кода" повходной шине управления режимом работы на четвертый вход блока 11 управления поступает сигнал логического нуля,При этом триггер 31 находится в единичном состоянии, С поступлением по входной шине занесениявходного кода единичного импульса натретий вход блока 11 триггер 30 черезодно вибратор 26 устанавливается вединичное состояние и запускается генератор 32 импульсов, Одновременнообнуляются счетчик ЗЭ и через элемент ИЛИ 35 счетчик 34 и на адресныхвходах ОЗУ 9 (фиг,1) устанавливается начальная (нулевая) кодовая комбинация, Сигналом с, инвертирующе говыхода триггера 30 разрешается занесение информации в накапливающий сум" матор 25 (фиг,2). После прохождения двух импульсов с генератора 32 через счетчик 33., на выходе элемента И 38 вырабатывается импульс, по которому информация заносится в регистр 22 сдвига (фиг,2), С поступлением третьего импульса с генератора 32 на выходе элемента И 39 вырабатывается импульс занесения информации в накапливающий суМматор 25 (фиг,2), а с пос-туплением четвертого импульса на выходе элемента И-ИЛИ 37 при наличии единичного уровня на выходе элемента И 40 формируется первый импульс, подсчитываемый счетчиком 34В результате на адресных входах ОЗУ 9(Фиг,1) устанавливается следующая кодовая комбинация (001), а на выходе элемента ИЛИ 36 - нулевой сигнал разрешающий сдвиг информации в регистре 22 (фиг,2)Шестым импульсом сгенератора 32 на выходе элемен та И 38,вырабатывается очередной импульс, по которому сдвигается информация в регистре 22 (Фиг 2), а седьмым импульсом генератора 32 на выхо-де элемента И 39 Формируется импульс, 30 по которому осуществляется операция суммирования в накапливающем сумматор е 25 (фиг, 2) . С приходом во сьмо го импульса с генератора 32 состояние счетчика 34 увеличивается на едини 35 цу и на адресных входах ОЗУ 9 (фиг,1) устанавливается очередная кодовая комбинация и т,д, до прихода К-го импульса. По этому импульсу на счетчике 34 устанавливается такой код, 40 при котором с помощью . элемента И 41 и одновибратора 29 вырабатывается импульс для занесения кодапоправки в регистр 2 (Фиг,1), атриггер 30 устанавливается в нулевое 45 состояние, сигналом с инвертирующего выхода которого обнуляется на-. капливающий сумматор 25 (фиг,2)С приходом сигнала логической еди. ницы по входной шине управления ре 50 жимом на четвертый вход блока 11 управления устройство переходит в режим "Определение дифФеренциальной нелинейности",триггер 31 и счетчик 34 обнуляются, Сигналом с инверти-, рующего выхода триггера 31 переводится в режим занесения информации ОЗУ 9, обнуляется регистр 2, выходы формирователя 1 О кодов подключаются к управляющим входам ЦАП 5 и к блоку 4 вычисления поправок (фиг,1).Поскольку счетчик 34 находится в нулевом состоянии, на адресные входы ОЗУ 9 поступает нулевая кодовая комбинация, Сигналом с выхода одновибратора 27 дается разрешение формирователю 1 О кодов на генерацию периодически повторяющихся смежных кодов По о кончании из мер ения устрой ство м 8 амплитуды импульса, последний вырабатывает сигнап окончания преобразования, по которому на выходах счетчика 34 устанавливается код 00, ,01 и т,д, По окончании занесения информации в ОЗУ 9 формирователь 1 О кодов выр аб атывает команду, пер еводящую в единичное состояние триггер 31, и преобразователь подготавливается к переходу в режим "Преобразование входного кода",Формула изобретения1. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности, содержащий первый и .второй регистры, выходы последнего из которых соединены с соответствующими входами первого цифроаналогового преобразователя, выход которого соединен с первым входом сумматора, второй вход которого подключен к выходу второго цифроаналогового преобразователя, а выход является выходной информационной шиной и соединен с информационным входом устройства аналого-цифрового преобразования, вход синхронизации которого подключен к первому выходу формирователя кодов, выходы группы выходов которого соединены с соответствующими первымиинформационными входами мультиплексора, а второй выход соединен с первым входом блока управления, первый и второй выходы которого соединены соответственно с управляющим входом оперативного запоминающего устройства и входом синхронизации второго.регистра, третий, четвертый, пятый и шестой выходы блока управления соединены соответственно с первым, вторым, третьим и четвертым управляющими входами блока вычисления поправок, о тл и ч а ю щ и й с я тем,что,с целью повышения точности и быстродействия преобразования, устройство аналогоцифрового преобразования выполненов виде аналого-цифрового преобразователя,-аналогового запоминающего устройства на первом операционном усилителе, первом конденсаторе и наключе и усилителя переменного токана втором операционном усилителе,втором конденсаторе, первом и второмрезисторах, первые выводы которыхобъединены и подключены к инвертирующему входу второго операционного уси"лителя, неинвертирующий вход которого подключен к шине нулевого потен."циала, а выход соединен с вторым выводом первого резистора и информационным входом ключа, выход которого соединен с первым выводом первого конденсатора а и неинвертирующим входомпервого операционного усилителя, выход которого соединен со своим инвер Отирующим входом и подклнчен к информационному входу аналогоцифровогопреобразователя, второй вывод первогокоцценсатора соединен с шиной нулевого потенциала, второй вывод второго 25резистора соединен с первым выводомвторого кощенсато р а, второй вывод кокоторого является информационным входом устройства аналого-цифрового пре"образования, управляющий вход ключа 31)является входом синхронизации устройства аналого-цифрового преобразования, выходы аналого-цифрового преобразователя соединены с соответствующими информационными входами оперативного з апоминающего устройства, авыход готовности. результата преобра-.зования соединен с входом разрешениязаписи оперативного запоминающегоустройства, с первым входом формиро Ователя кодов и вторым входом блокауправления, третий вход которого является входной шиной занесения информации и объединен с входом синхронизации первого регистра, информационные входы которого являются входной шиной преобразуемого кода, а выходы соединены с соответствующимивторыми информационными входамимультиплексора, выходы которого подключены к соответствующим входам вто Орого цифроаналогового преобразователяи к соответствующим первым инфор"мационным входам блока вычисленияпоправок, выходы которого соединены с соответствующими информацион ными входами второго регистра, входобнуления которого объединен с входом управления мультиплексора и соединен.с первым выходом блока управления, четвертый вход и седьмой выход которого являются соответственновходной шиной управления режимом ивыходной шиной готовности результата преобразования, восьмой выходблока управления соединен с вторымвходом формирователя кодов, а выходы группы выходов соединены с соответствующими адресными входамиоперативного запоминающего устройства, выходы которого соединены с соответствующими вторыми информационными входами блока вычисленияпоправок,2Преобразователь но п,1, о тл и ч а ю щ и й с я тем, что блок управления выполнен в виде четырех одновибраторов, двух КБ-триггеров, генератора импульсов, двух счетчиков импулвсов, элемента И-ИЛИ, двух элементов ИЛИ и четырех элементов И, выходы первого и второго из которых являются соответственно четвертым и пятым выходами блока, неинвертирующий вход первого элемента И объединен с инвертирующим входом второго элемента И, первым входом третьего элемента И и подключен к первому выходу первого счетчика им" пульсов, вход синхронизации которого подключен к выходу генератора импульсов, управляющий вход которого соединен с прямым выходом первого КБ-триггера, инвертирующий выход которого является шестым выходом блока, а Б-вход соединен с входом обнуления первого счетчика импульсов, с первым входом первого элемента ИЛИ и соединен с выходом первого одновибратора, вход которого является третьим входом блока, вход второго одновибратора является четвер,тым входом блока, выход второго одновибратора является восьмым выходом блока и соединен с вторым входом первого элемента ИЛИ и с К-входом второго КБ-триггера, неинвертирующий выход которого подключен к первому входу первой группы входов элемента И-ИЛИ и к входу третьего одновибратора, выход которого является седьмым выходом блока, второй вход первой группы входов элемента И-ИЛИ соединен с выходом третьего элемента И, второй вход ко. торого объединен с неинвертирунзцим159входом второго и инвертирующим входомпервого элементов И и подключен к второму выходу первого счетчика импульсов, выход элемента И-ИЛИ соединен с входом синхронизации второго счетчика импульсов, входобнуления которого подключен к выходу первого элемента ИЛИ, а выходысоединены с соответствующими входамивторого элемента ИЛИ и с соответствующими входами четвертого элементаИ и являются группой выходов блока,инвертирующий выход второго элементаИЛИ является, третьим выходом блока,инвертйрующий выход четвертого элемента И соединен с входом четвертогоодновибратора, выход которого является вторым выходом блока и соединенс К-входом первого КЯ-триггера,Б-вход второго КЯ-триггера являетсяпервым входом блока, инвертирующийвыход второго КЯ-триггера соединенс первым входом второй группы входов элемента И-ИЛИ и является первымвыходом блока, второй вход второйгруппы входов элемента И-ИЛИ является вторым входом блока,3. Преобразователь по и,1, о тл и ч а ю щ и й с я тем, что,блок вычисления поправок выполнен в,виде Регистра сдвига, сумматора,умножителя и накапливающего еуммато 46994ра, выходы которого являются выходами блока, а входы синхронизации иобнуления являются соответственнотретьим и четвертым управпящцимивходами блока, информационные входынакапливающего сумматора подключенык соответствукщим выходам умножителя, первые входы которого являются О вторыми информационными входамиблока,а вторые входы подключенык соответствующим выходам сумматора, 1-.2 первых входов которого соединены с соответствующими выходами 5 регистра сдвига (1" 1)-й и 1-й первые входы соединены соответственнос шинами логического нуля и шиной(1- 1)-й второй вход сумматора подклю"чен к дополнительному выходу регистра сдвига, информационные входы параллельного ввода данных которогоявляются первыми информационнымивходами блока, информационный входпоследовательного ввода данных регистра сдвига подключен к шине логического нуля, входы управления ре жимом занесения-сдвига и разрешениемзанесения-сдвига регистра сдвига являются соответственно первым и вторым управляющими входами блока,1594699 ов едактор Л,Зайцева Т .Ол Корректор О.Ципле аж 6 и ГКНТ ССС комитета по иэобретен Москва, Ж, Раушска роиэводственно-иэлательский комбинат "Патент", г, Ужгород, ул. Гагарина ЭакВНИИП 838 Т Государственно 11303о ст авит ехред Л ь Н,Кап ийнык